Blackn嵌入式处理器ADSP-BF592外设4个32位定时器/计数器，三个支持PWM2个双通道、全双工同步串行端口(SPORT)，支持8个立体声I2S通道2个串行外设接口(SPI)兼容端口1个支持IrDA的UART并行外设接口(PPI)，支持ITU-R 656视频数据格式2线接口(TWI)控制器9个外设DMA2个存储器间DMA通道具有28个中断输入的事件处理器32个通用I/O (GPIO)，带可编程磁滞调试/JTAG接口片内PLL支持频率调制 产品特性高达400 MHz的高性能Blackn处理器2个16位MAC、2个40位ALU、4个8位视频ALU、40位移位器RISC式寄存器和指令模型，简化编程并提供编译器相关支持高级调试、追踪和性能监控功能内部和I/O操作支持宽范围的电源电压，参见第16页的工作条件片外电压调节器接口引脚(9 mm x 9 mm) LFCSP封装存储器68KB内核可访问存储器(L1和L3存储器大小详见第3页的表1)KB L1指令ROM灵活的引导选项：内部L1 ROM、SPI存储器或主机(包括SPI、PPI和UART)存储器管理单元提供存储器保护图1. 处理器功能框图Blackn和Blackn标志均为ADI公司的注册商标。Rev. BDocument FeedbackInformation furnished by Analog Devices is believed to be accurate and reliable. However, no responsibility is assumed by Analog Devices for its use, nor for anyinfringements of patents or other rights of third parties that may result from its use.Specications subject to change without notice. No license is granted by implicationor otherwise under any patent or patent rights of Analog Devices. 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All rights reserved.Technical Supportwww.analog.comADI中文版数据手册是英文版数据手册的译文，敬请谅解翻译中可能存在的语言组织或翻译错误，ADI不对翻译中存在的差异或由此产生的错误负责。如需确认任何词语的准确性，请参考ADI提供的最新英文版数据手册。ADSP-BF592目录产品特性.........................................................................................1存储器.............................................................................................1外设..................................................................................................1概述..................................................................................................3便携式低功耗架构..................................................................3系统集成....................................................................................3Blackn处理器内核.................................................................3存储器架构...............................................................................5事件处理....................................................................................5DMA控制器............................................................................. 6处理器外设...............................................................................6动态电源管理...........................................................................8电压调节....................................................................................9时钟信号....................................................................................9引导模式..................................................................................11指令集描述.............................................................................12开发工具..................................................................................12其它信息..................................................................................13相关信号链.............................................................................13信号描述.......................................................................................14技术规格.......................................................................................16工作条件..................................................................................16电气特性..................................................................................18绝对最大额定值.....................................................................20ESD灵敏度..............................................................................20封装信息..................................................................................21时序规格..................................................................................22输出驱动电流.........................................................................36测试条件..................................................................................37环境条件..................................................................................40引脚LFCSP封装引脚分配.....................................................41外形尺寸.......................................................................................43汽车应用产品..............................................................................44订购指南.......................................................................................44修订历史2013年7月—修订版A至修订版B更正处理器功能框图...................................................................1更新开发工具..............................................................................12更新信号描述中的文字.............................................................14更正表14(绝对最大额定值)中的VDDINT额定值....................20Rev. B|Page 2 of 44|July 2013ADSP-BF592概述ADSP-BF592处理器属于Blackn®系列产品，采用ADI公司/ Intel架构(MSA)。Blackn处理器将先进的双MAC信号处理引擎、干净且正交的RISC式微处理器指令集的优势和单指令、多数据流(SIMD)多媒体能力结合为一个指令集架构。ADSP-BF592处理器与其它Blackn处理器完全代码兼容。ADSP-BF592处理器提供最高400 MHz的性能，静态功耗更低。处理器特性如表1所示。表1. 处理器特性特性带PWM的定时器/计数器 SPORTsSPIs UART并行外设接口TWIGPIOsL1指令SRAML1指令ROML1数据SRAML1暂存SRAML3引导ROM最大指令速率1最大系统时钟速度封装选项存储器(字节)1系统集成ADSP-BF592处理器是高集成度片上系统解决方案，适用于新一代数字通信和消费多媒体应用。利用业界标准接口与高性能信号处理内核的完美结合，高性价比应用能够快速完成开发，而无需昂贵的外部器件。系统外设包括：1个看门狗定时器；3个支持PWM的32位定时器/计数器；2个双通道、全双工同步串行端口(SPORT)；2个串行外设接口(SPI)兼容端口；1个支持IrDA的UART®；1个并行外设接口(PPI)；以及1个双线接口(TWI)控制器。ADSP-BF5923221113232KK32K4K4K400 MHz100 MHz引脚 LFCSPBlackn处理器内核如图2所示，Blackn处理器内核包含2个16位乘法器、2个40位累加器、2个40位ALU、4个视频ALU和1个40位移位器。计算单元处理来自寄存器文件的8位、16位或32位数据。计算寄存器文件包含8个32位寄存器。对16位操作数数据执行运算时，寄存器文件作为16个的16位寄存器工作。用于运算的所有操作数都来自多端口寄存器文件和指令常数字段。每个MAC在每个周期可以执行一个16位乘16位乘法，结果累加到40位累加器中。支持带符号和无符号格式、舍入以及饱和。ALU用于对16位或32位数据执行传统的算术和逻辑运算。此外，它还包括许多特殊指令，以便加速多种信号处理任务的执行。特殊指令包括字段提取和二进制位个数统计等位操作、模232乘法、除法原语、饱和和舍入、符号/指数检测。视频指令集包括字节对齐和打包操作、16位和8位截除加法、8位平均操作、8位减法/绝对值/累加(SAA)操作。此外还提供比较/选择和矢量搜索指令。对于某些指令，两个16位ALU操作可以在寄存器对(一个计算寄存器的16位高半部分和16位低半部分)上同时执行。如果使用第二个ALU，则可以同时执行4个16位操作。40位移位器可以执行移位和旋转，用于支持归一化、字段提取和字段存放指令。程序序列器控制指令执行流程，包括指令对齐和解码。对于程序流程控制，该序列器支持PC相对和间接条件跳转(带静态分支预测)以及子例程调用。硬件支持零开销循环。该架构完全联锁，意味着在执行具有数据相关性的指令时，编程人员无需管理流水线。 不是所有SCLK选择都可以使用最大指令速率。Blackn处理器集成了许多业界领先的系统外设和丰富的存储器，在一个集成封装中提供RISC式编程能力、多媒体支持和先进的信号处理，堪称新一代应用的首选平台。便携式低功耗架构Blackn处理器提供世界一流的电源管理和性能。它们采用低功耗和低电压设计，片内集成动态电源管理，能够改变工作电压和频率，从而显著降低整体功耗。与仅能改变工作频率的方法相比，这种方法能够大幅降低功耗，延长便携式设备的电池续航时间。Rev. B|Page 3 of 44|July 2013ADSP-BF592地址算法单元提供两个地址，用于实现同时双取存储器操作。它包含一个多端口寄存器文件，该寄存器文件由4组32位索引、更改、长度、基础寄存器(用于循环缓冲)和8个附加32位指针寄存器(用于C式索引堆栈操作)组成。Blackn处理器支持一种改进型Harvard架构和分层存储器结构。第一级(L1)存储器通常以处理器最高速度工作，延迟非常短或无延迟。在L1层，指令存储器仅保存指令。数据存储器保存数据，一个专用暂存数据存储器存储堆栈和本地变量信息。提供了多个L1存储器模块。存储器管理单元(MMU)为可能在内核上工作的各个任务提供存储器保护，并且能够防止对系统寄存器进行非预期的访问。该架构提供三种工作模式：用户模式、管理员模式和仿真模式。用户模式对某些系统资源的访问权限是有的，从而提供一种受保护的软件环境，而管理员模式则能无地访问系统和内核资源。Blackn处理器的指令集经过优化，16位操作码代表最常用的指令，因而可获得出色的编译代码密度。复杂的DSP指令则编码为32位操作码，以实现完备的多功能指令。Blackn处理器支持有限的指令级并行功能，一个32位指令可以与两个16位指令并行发出，使得编程人员能在一个指令周期中使用许多内核资源。Blackn处理器的汇编语言使用代数语法，易于编码和阅读。该架构经过优化，能够与C/C++编译器一起使用，软件实现快速、高效。ADDRESS ARITHMETIC UNITI3I2I1I0DA1DA0TO MEMORY3232L3L2L1L0B3B2B1B0M3M2M1M0DAG1DAG0SPFPP5P4P3P2P1P032RAB32PREGSDLD1LD0323232R7.HR6.HR5.HR4.HR3.HR2.HR1.HR0.H3232R7.LR6.LR5.LR4.LR3.LR2.LR1.LR0.LBARRELSHIFTER40A032404040A181616ASTATSEQUENCERALIGN8DECODELOOP BUFFER88CONTROLUNIT32DATA ARITHMETIC UNIT图2. Blackn处理器内核Rev. B|Page 4 of 44|July 2013ADSP-BF592存储器架构Blackn处理器将存储器视为一个统一的4GB地址空间，使用32位地址。所有资源，包括内部存储器和I/O控制寄存器，都占据这一公共地址空间中的不同部分。参见图3。内核可访问L1存储器系统是一个内核时钟频率工作的高性能内部存储器。外部总线接口单元(EBIU)用于访问引导ROM。存储器DMA控制器提供高带宽数据移动能力，它能在L1指令SRAM与L1数据SRAM存储器空间之间以块形式传输代码或数据。0xFFFF FFFF0xFFE0 00000xFFC0 00000xFFB0 10000xFFB0 00000xFFA2 00000xFFA1 00000xFFA0 80000xFFA0 40000xFFA0 00000xFF80 80000xFF80 00000xEF00 10000xEF00 00000x0000 0000CORE MEMORY MAPPED REGISTERS (2M BYTES)SYSTEM MEMORY MAPPED REGISTERS (2M BYTES)RESERVEDL1 SCRATCHPAD RAM (4K BYTES)RESERVEDL1 INSTRUCTION ROM (K BYTES)RESERVEDL1 INSTRUCTION BANK B SRAM (16K BYTES)L1 INSTRUCTION BANK A SRAM (16K BYTES)RESERVEDDATA SRAM (32K BYTES)RESERVEDBOOT ROM (4K BYTES)RESERVED定制ROM(可选)ADSP-BF592的片内L1指令ROM可以定制以包含具有下列功能的用户代码：• KB L1指令ROM用于存储定制代码• 能够访问片内ROM的所有或特定分段。希望定制片内ROM以满足应用需求的客户，应联系ADI销售部门以了解关于条款和条件的更多信息以及关于技术实现的详细信息。I/O存储器空间处理器未定义单独的I/O空间。所有资源都通过平坦的32位地址空间映射。片内I/O器件的控制寄存器映射到地址靠近该4GB地址空间顶部的存储器映射寄存器(MMR)。它分为两个较小的模块，一个包含所有核心功能的控制MMR，另一个包含用于设置和控制内核外部的片内外设所需的寄存器。这些MMR只能在管理员模式下进行访问，对片内外设而言是保留空间。从ROM引导处理器包含一个很小的片内引导内核，用于配置适当的外设以便启动。如果处理器配置为从引导ROM存储器空间引导，则处理器从片内引导ROM开始执行。更多信息请参见第11页的引导模式。事件处理处理器的事件控制器处理处理器的所有异步和同步事件。处理器提供的事件处理支持嵌套和优先级设置。嵌套允许多个事件服务例程同时有效。优先级设置可确保高优先级事件的处理先于低优先级事件的处理。控制器支持下列五种不同类型的事件：• 仿真—仿真事件会使处理器进入仿真模式，从而通过JTAG接口执行处理器的命令和控制功能。• RESET—该事件会使处理器复位。• 无法屏蔽的中断(NMI)—NMI事件可以由软件看门狗定时器或处理器的NMI输入信号产生。NMI事件常常用作关断指示来启动系统的有序关断。图3. 内部/外部存储器映射内部(内核访问)存储器处理器具有三个内核可访问的存储器模块，用于提供高带宽的内核访问。第一个模块为L1指令存储器，包括32KB SRAM。该存储器支持以处理器最高速度进行访问。第二个内核可访问存储器模块为L1数据存储器，包括32KB。该存储器模块支持以处理器最高速度进行访问。第三个存储器模块为4KB L1暂存SRAM，工作速度与其他L1存储器相同。L1实用工具ROML1指令ROM包含实用工具ROM代码，包括TMK(VDK内核)、C运行时库和DSP库。详情参见VisualDSP++文档。Rev. B|Page 5 of 44|July 2013ADSP-BF592• 异常—与程序流程同步发生的事件(换言之，异常发生在指令执行完毕之前)。诸如数据对齐违规和未定义的指令等条件会引发异常。• 中断—与程序流程异步发生的事件，由输入信号、定时器、其它外设和显式软件指令引发。处理器的DMA控制器支持一维(1D)和二维(2D) DMA传输。DMA传输初始化可以从寄存器或称为描述符模块的参数集实现。二维DMA能力支持最大K单元乘K单元的任意大小行和列，以及最大±32K单元的任意行和列步长。此外，列步长可以小于行步长，从而实现交错数据流，这一特性在可以即时解交错数据的视频应用中特别有用。处理器DMA控制器支持许多DMA类型，举例如下：• 完成时停止的单通道线性缓冲器• 每当缓冲器全满或部分充满时便中断的循环、自动刷新式缓冲器• 使用描述符链表的一维或二维DMA• 使用描述符阵列的二维DMA，在同一页内仅指定基础DMA地址每种事件类型都有一个相关的寄存器来保存返回地址，以及一个相关的“从事件返回”指令。触发一个事件时，处理器的状态保存在管理员堆栈。处理器的事件控制器包括两级：内核事件控制器(CEC)和系统中断控制器(SIC)。内核事件控制器与系统中断控制器配合使用，设置优先级并控制所有系统事件。理论上，来自外设的中断进入SIC，然后直接路由到CEC的通用中断。内核事件控制器(CEC)除了专用中断和异常事件外，CEC还支持9个通用中断(IVG15–7)。在这些通用中断中，建议将2个最低优先级中断(IVG15–14)保留用于软件中断处理器，其余7个中断输入用于支持处理器的外设。CEC的输入、其在事件矢量表(EVT)中的名称及其优先级，详见《ADSP-BF59x Blackn处理器硬件参考手册》(ADSP-BF59x Blackn Processor Hard-ware Reference)的“系统中断”(System Interrupts)一章。除了专用外设DMA通道之外，还有两个存储器DMA通道，用来在处理器系统的各种存储器之间传输数据，以最大程度地减少处理器干预。存储器DMA传输可以通过一种非常灵活的基于描述符的方法加以控制，或者通过一种基于寄存器的标准自动缓冲机制加以控制。系统中断控制器(SIC)系统中断控制器提供从许多外设中断源到设有优先级的CEC通用中断输入的事件映射和路由。虽然处理器提供了默认映射，但用户可以向中断分配寄存器(SIC_IARx)写入适当的值，从而改变中断事件的映射和优先级。SIC的输入以及到CEC的默认映射，详见《ADSP-BF59x Blackn处理器硬件参考手册》的“系统中断”一章。SIC还提供三对32位中断控制和状态寄存器，支持对事件处理进行进一步控制。每个寄存器都包含与各个外设中断事件对应的位。更多信息参见《ADSP-BF59x Blackn处理器硬件参考手册》的“系统中断”一章。处理器外设ADSP-BF592处理器包括丰富的外设，它们通过多条高带宽总线连接到内核，提供灵活的系统配置和出色的整体系统性能(参见图1)。处理器还含有专用通信模块和高速串行/并行端口、用于灵活管理片内外设或外部来源中断事件的中断控制器，以及根据不同应用情况调整处理器和系统的性能与功耗特性的电源管理控制功能。灵活的DMA结构支持SPORT、SPI、UART和PPI外设。还有的存储器DMA通道，专门用来支持处理器不同存储器空间之间的数据传输，包括引导ROM。多条片内总线(最高运行速率100 MHz)提供的带宽足以让处理器内核与所有片内和片外外设同时工作。ADSP-BF592处理器内置连接片外稳压器的接口，用以支持处理器的动态电源管理功能。DMA控制器处理器具有多个的DMA通道，支持自动数据传输，处理器内核的开销极小。DMA传输可以在处理器的内部存储器与任何支持DMA的外设之间进行。支持DMA的外设包括SPORT、SPI端口、UART和PPI。每个支持DMA的外设至少有一个专用DMA通道。看门狗定时器处理器包括一个32位定时器，可以利用它来实现软件看门狗功能。软件看门狗可以提高系统可用性，如果定时器在软件复位之前超时，它将通过产生硬件复位、不可屏蔽的中断(NMI)或通用中断，迫使处理器进入已知状态。编程人员初始化计时器的计数值，使能适当的中断，然后使能定时器。此后，在计数器从编程值计数到0之前，软件必须重新加载计数器。这样在软件(正常情况下会复位定时器)由于外部噪声条件或软件错误而停止运行时，可以防止系统一直处于未知状态。Rev. B|Page 6 of 44|July 2013ADSP-BF592如果配置为产生硬件复位，看门狗定时器将同时复位内核和处理器外设。复位后，软件可以查询看门狗定时器控制寄存器的状态位，确定看门狗是否为硬件复位源。该定时器由系统时钟(SCLK)提供时钟，最大频率为fSCLK。串行外设接口(SPI)端口处理器具有两个SPI兼容型端口，可以与多个SPI兼容型器件通信。SPI接口使用三个引脚传输数据：两个数据引脚(主机输出/从机输入-MOSI和主机输入/从机输出-MISO)和一个时钟引脚(串行时钟–SCK)。其它SPI器件利用一个SPI片选输入引脚(SPIx_SS)选择处理器，处理器利用许多SPI片选输出引脚(SPIx_SEL7–1)选择其它SPI器件。SPI选择引脚是重新配置的通用I/O引脚。利用这些引脚，SPI端口提供一个全双工、同步串行接口，支持主机/从机模式和多主机环境。定时器处理器有4个通用可编程定时器单元。3个定时器具有外部引脚，可以将其配置为脉宽调制器(PWM)、定时器输出、定时器的时钟输入或用于测量脉宽和外部事件周期的机制。这些定时器可以与多个其它相关PF引脚的外部时钟输入、PPI_CLK输入引脚的外部时钟输入或内部SCLK同步。这些定时器可以与UART一起使用，测量数据流的脉冲宽度，为相应的串行通道提供软件自动波特率检测功能。这些定时器可以产生处理器内核中断，提供用于与系统时钟或外部信号计数同步的周期性事件。除了3个通用可编程定时器之外，还提供了第4个定时器。这个额外的定时器由处理器内部时钟提供时钟信号，通常用作系统周期时钟来产生操作系统周期性中断。UART端口ADSP-BF592处理器提供一个全双工通用异步接收器/发送器(UART)端口，它与PC标准UART完全兼容。UART端口提供一个简化的UART接口用于连接其它外设或主机，支持全双工、DMA、异步串行数据传输。UART端口支持5到8个数据位、1或2个停止位以及无、奇或偶校验。UART端口支持两种工作模式：• PIO(编程I/O)—处理器通过写入或读取I/O映射UART寄存器来发送或接收数据。发送和接收数据均为双缓冲。• DMA(直接存储器访问)—DMA控制器传输发送和接收数据。这可以减少存储器数据传输所需的中断数量和频率。UART具有两个专用DMA通道，一个用于发送，一个用于接收。由于服务速率相对较低，这些DMA通道的优先级低于大多数其它DMA通道。串行端口ADSP-BF592处理器集成两个双通道同步串口(SPORT0和SPORT1)，用于串行和多处理器通信。SPORT支持下列特性：串行端口数据可以通过专用DMA通道自动写入和读取片内存储器/外部存储器。每个串行端口都可以与另一个串行端口合作以提供TDM支持。在这种配置中，一个SPORT提供两个发送信号，另一个SPORT提供两个接收信号。帧同步和时钟共享。串行端口有五种工作模式：••• • • 并行外设接口(PPI)处理器提供一个并行外设接口(PPI)，它可以直接连接并行模数和数模转换器、视频编码器和解码器，以及其它通用外设。PPI由1个专用输入时钟引脚、最多3个帧同步引脚和最多16个数据引脚组成。输入时钟支持最高为系统时钟速率一半的并行数据速率，同步信号可以配置为输入或输出。PPI支持多种通用和ITU-R 656工作模式。在通用模式下，PPI提供最多16位的半双工、双向数据传输。此外还提供最多3个帧同步信号。在ITU-R 656模式下，PPI提供8位或10位视频数据的半双工双向传输。另外还支持对嵌入式行起始(SOL)和场起始(SOF)前导码数据包进行片内解码。 标准DSP串行模式 多通道(TDM)模式I2S模式包装I2S模式左对齐模式Rev. B|Page 7 of 44|July 2013ADSP-BF592通用模式描述PPI的通用模式适合许多不同的数据捕捉和传输应用。PPI支持下列三种不同的子模式：• 输入模式 — 帧同步和数据输入PPI。输入模式旨在用于ADC应用，以及通过硬件信号进行视频通信。• 帧捕捉模式 — 帧同步从PPI输出，但输入数据。在这种模式下，视频源可以用作从机(例如：用于帧捕捉)。• 输出模式 — 帧同步和数据从PPI输出。输出模式用于传输视频或其它数据，最多支持3个输出帧同步。ITU-R 656模式描述PPI的ITU-R 656模式适合许多不同的视频捕捉、处理和传输应用。PPI支持下列三种不同的子模式：• 仅有效视频模式 — 当只需要一个场的有效视频部分，而不需要任何消隐间隔时，应使用仅有效视频模式。• 仅垂直消隐模式 — 这种模式下，PPI仅传输垂直消隐间隔(VBI)数据。• 全域模式— 这种模式下，通过PPI读入整个输入位流。动态电源管理处理器提供五种工作模式，各种模式具有不同的性能/功耗特征。此外，利用动态电源管理提供的控制功能，可以动态改变处理器内核电源电压，从而进一步降低功耗。当内核电源电压配置为0 V时，处理器进入休眠状态。控制各处理器外设的时钟也可以降低功耗。表2总结了各种模式的电源设置。表2. 电源设置内核时钟(CCLK)使能使能禁用禁用禁用系统时钟(SCLK)使能使能使能禁用禁用内核电源开开开开关模式/状态全开有源休眠深度睡眠休眠PLL使能使能/禁用使能禁用禁用PLL旁路否是———全开工作模式—最高性能在全开模式下，PLL使能且未被旁路，能够以最高频率工作。这是上电默认执行状态，可以实现最高性能。处理器内核和所有使能的外设以全速工作。TWI控制器接口处理器包括一个双线接口(TWI)模块，用于在多个器件之间进行简单的控制数据交换。TWI在功能上兼容广泛使用的I2C®总线标准。TWI模块能够同时以主机和从机工作，支持7位寻址和多媒体数据仲裁。TWI接口利用两个引脚传输时钟(SCL)和数据(SDA)，支持最高速度为400 kb/s的协议。TWI模块兼容串行相机控制总线(SCCB)功能，可轻松控制各种CMOS相机传感器。有效工作模式—中等动态省电在有效模式下，PLL使能但被旁路。由于PLL被旁路，因此处理器的内核时钟(CCLK)和系统时钟(SCLK)以输入时钟(CLKIN)频率运行。对于适当配置的L1存储器，可以执行DMA访问。有关PLL控制的更多信息，参见“ADSP-BF59x Blackfin处理器硬件参考中的敁动态电源管理”部分。端口处理器将许多外设信号分组送至两个端口—端口F和端口G。多数相关引脚都由多个信号共享。这些端口担当多路复用器控制功能。休眠工作模式—高度动态省电休眠模式通过禁用处理器内核的时钟(CCLK)来降低动态功耗，但PLL和系统时钟(SCLK)仍然正常工作。通常而言，外部事件可唤醒处理器。休眠模式不支持对L1存储器进行系统DMA访问。通用I/O (GPIO)处理器具有32个双向通用I/O (GPIO)引脚，这些引脚分配到两个的GPIO模块：PORTFIO和PORTGIO，它们分别与端口F和端口G相关。每个支持GPIO的引脚通过一个复用方案与处理器的其它外设共享功能，不过，GPIO功能是器件上电时的默认状态。GPIO输出和输入驱动器默认禁用。每个通用端口引脚都可以通过操纵端口控制、状态和中断寄存器进行控制。深度睡眠工作模式—最大动态省电深度休眠模式通过禁用处理器内核的时钟(CCLK)和所有同步外设的时钟(SCLK)来最大程度地降低动态功耗。异步外设仍然可以运行，但不能访问内部资源或外部存储器。要退出这种省电模式，必须置位复位中断(RESET)，或者通过GPIO引脚产生的异步中断退出。Rev. B|Page 8 of 44|July 2013ADSP-BF592注意，使用GPIO引脚来触发器件从深度休眠中唤醒时，设置的唤醒电平必须保持至少10 ns以保证能被检测到。省电系数休眠状态—最大静态省电休眠模式通过禁用处理器内核(CCLK)和所有外设(SCLK)的时钟来最大程度地降低静态功耗，并告知外部稳压器可以关断VDDINT。断电之前，如果要保存处理器状态，必须将任何内部存储的关键信息(如存储器内容、寄存器内容和其它信息)写入非易失性存储器。将b#0写入HIBERNATE位会使EXT_WAKE变为低电平，这可以用来指示外部稳压器关断。由于该模式下仍能提供VDDEXT，因此所有外部引脚均处于三态，除非另有规定。这样，其它可能连接到处理器的器件仍然可以带电，但不消耗无谓的电流。在休眠期间，只要存在VDDEXT，VR_CTL寄存器就会保持其状态不变，但所有其它内部寄存器和存储器都会丧失内容。%省电 = (1 – 省电系数) x 100%其中：fCCLKNOM表示标称内核时钟频率 fCCLKRED表示降低后的内核时钟频率 VDDINTNOM表示标称内部电源电压 VDDINTRED表示降低后的内部电源电压 TNOM表示以fCCLKNOM工作的时间TRED表示以fCCLKRED工作的时间电压调节ADSP-BF592处理器需要一个外部电压调节器来为VDDINT电源域供电。为了降低待机功耗，可以通过EXT_WAKE指示外部电压调节器关断处理器内核的电源。此信号是一个上电用高电平有效信号，可以直接连接到许多常用调节器的低电平有效关断输入。在休眠状态下，仍可以施加外部电源(VDDEXT)，无需外部缓冲器。通过置位RESET引脚以启动引导序列，可以在此关断状态下激活外部稳压器。EXT_WAKE指示外部稳压器唤醒。电源良好(PG)输入信号可以让处理器在内部电压达到指定电平后才启动。这样，休眠后可以检测外部调节器的启动时间。关于电源良好功能的详细说明，请参阅《ADSP-BF59x Blackn处理器硬件参考》。省电功能如表3所示，处理器支持2个不同的电源域，以便在符合工业标准和惯例的同时提供最大的灵活性。通过将处理器的内部逻辑与其它I/O隔离并划入其自己的电源域，处理器便可以利用动态电源管理，而不会影响其它I/O器件。各种电源域没有时序控制要求，但所有电源域都必须按照处理器工作条件中的相应技术规格表来通电，即使不使用某一特性/外设。表3. 电源域电源域所有内部逻辑和存储器所有其它I/OVDD范围VDDINTVDDEXT处理器的动态电源管理功能可以动态控制处理器的输入电压(VDDINT)和时钟频率(fCCLK)。处理器的功耗在很大程度上与其时钟频率和工作电压的平方成比例。例如，时钟频率降低25%将导致动态功耗降低25%，而工作电压降低25%则会使动态功耗降低40%以上。此外，这些省电方式是可以叠加的，如果时钟频率和电源电压均降低，功耗将显著降低，如下式所示。时钟信号处理器的时钟可以来自外部晶振、正弦波输入或源于外部时钟振荡器的缓冲整形时钟。如果使用外部时钟，它应为TTL兼容信号，而且在正常工作期间不得暂停、改变或以低于额定频率的频率工作。此信号连接到处理器的CLKIN引脚。使用外部时钟时，XTAL引脚必须悬空。此外，由于处理器含有片内振荡器电路，因此也可以使用外部晶振。欲以基频工作，请使用图4所示的电路。一个并行谐振、基频、微处理器级晶振连接在CLKIN和XTAL引脚上。CLKIN引脚与XTAL引脚之间的片内电阻在500 kΩ范围内。通常情况下，建议不要使用其它并联电阻。图4所示的两个电容和串联电阻用于精调正弦频率输入的相位和幅度。Rev. B|Page 9 of 44|July 2013ADSP-BF592图4所示的电容和电阻值仅为典型值。电容值取决于晶振制造商的负载电容建议和PCB物理布局。电阻值取决于晶振制造商规定的驱动电平。用户应在整个温度范围内细致考察多个器件，验证所用的元件值是否合适。BLACKFINCLKOUT(SCLK)CLKBUFENSELECT560TOPLLCIRCUITRYENSCLKCCLKCLKIN“FINE”ADJUSTMENTREQUIRESPLLSEQUENCING“COARSE”ADJUSTMENTON-THE-FLY÷1, 2, 4, 8PLL5toVCO÷1 to 15CCLKSCLK图5. 频率更改方法EXTCLKCLKIN330*XTALFOROVERTONEOPERATIONONLY:18pF*所有片内外设都由系统时钟(SCLK)提供时钟信号。系统时钟频率可通过PLL_DIV寄存器的SSEL3–0位进行编程。写入SSEL域的值定义PLL输出(VCO)与系统时钟之间的分频比。SCLK分频值范围为1到15。表4给出了典型的系统时钟比。表4. 系统时钟比示例18pF*NOTE:VALUESMARKEDWITH*MUSTBECUSTOMIZED,DEPENDINGONTHECRYSTALANDLAYOUT.PLEASEANALYZECAREFULLY.FORFREQUENCIESABOVE33MHz,THESUGGESTEDCAPACITORVALUEOF18pFSHOULDBETREATEDASAMAXIMUM,ANDTHESUGGESTEDRESISTORVALUESHOULDBEREDUCEDTO0.图4. 外部晶振连接针对25 MHz以上的频率，可以使用三次谐波晶体振荡器。此时需要修改图4所示电路，增加一个调谐电感电路，确保晶振仅在第三泛音工作。第三泛音工作的设计程序详见应用笔记(EE-168)：“三次谐波晶体振荡器用于ADSP-218x DSP”(Using ird Overtone Crystals with the ADSP-218x DSP)(请在ADI公司网站www.analog.com上搜索“EE-168”)。Blackn内核以不同于片内外设的时钟速率运行。如图5所示，内核时钟(CCLK)和系统外设时钟(SCLK)从输入时钟(CLKIN)信号产生。片内PLL能够将CLKIN信号乘以一个可编程的乘法系数(5倍至倍，以VCO额定最小和最大频率为限)。默认乘法系数为6，但可以通过软件指令序列更改。只需写入PLL_DIV寄存器，便可以即时更改频率。最大容许的CCLK和SCLK速率取决于所施加的电压VDDINT和VDDEXT，VCO始终能以器件指令速率规定的频率工作。EXTCLK引脚可以配置为输出SCLK频率或输入缓冲CLKIN频率(CLKBUF)。配置为输出SCLK (CLKOUT)时，EXTCLK引脚用作许多时序规格中的参考信号。默认为三态，可以利用VRCTL寄存器使能。信号名称SSEL3–0001001101010分频比VCO/SCLK2:16:110:1VCO100300400频率比示例(MHz)SCLK505040注意，所选的分频比必须能使系统时钟频率不高于其最大fSCLK。通过将适当的值写入PLL分频寄存器(PLL_DIV)，可以动态改变SSEL值，而不会有任何PLL锁定延迟。内核时钟(CCLK)频率也可以通过PLL_DIV寄存器的CSEL1–0位动态改变。支持的CCLK分频比为1、2、4和8，如表5所示。这种可编程内核时钟能力可以用来快速更改内核频率。表5. 内核时钟比信号名称CSEL1–000011011分频比VCO/CCLK1:12:14:18:1频率比示例(MHz) CCLK30015010025VCO300300400200CCLK最大频率不仅取决于器件的指令速率(见“订购指南”)，还取决于所施加的VDDINT电压，详情参见表8。最大系统时钟速率(SCLK)取决于芯片封装和所施加的VDDINT、VDDEXT电压(见表10)。Rev. B|Page 10 of 44|July 2013ADSP-BF592引导模式复位后，处理器可以通过多种机制(如表6所列)自动加载内部和外部存储器。引导模式由专用BMODE输入引脚决定。引导模式分为两类。在主机引导模式下，处理器主动从并行或串行存储器加载数据。在从机引导模式下，处理器接收来自外部主机的数据。表6. 引导模式BMODE2–0000001010011100101110111说明空闲/无引导保留SPI1主机从闪存引导，利用PG11上的SPI1_SSEL5SPI1从机从外部主机引导SPI0主机从闪存引导，利用PF8上的SPI0_SSEL2从PPI端口引导从UART主机引导从内部L1 ROM执行表6所列的引导模式提供了多种机制，在复位后自动加载处理器的内部和外部存储器。默认情况下，所有引导模式都使用最慢的有意义配置设置。默认设置可以通过引导时的初始化代码功能更改。复位配置寄存器的BMODE引脚(在上电复位和软件启动的复位期间采样)实现表6所示的模式。• 空闲状态/无引导模式(BMODE - 0x0)：这种模式下，引导内核将处理器转入空闲状态。然后可通过JTAG控制处理器以执行恢复、调试或其他功能。• SPI1主机从闪存引导(BMODE = 0x2)：这种模式下，SPI1配置为主机工作模式，连接到8、16、24或32位可寻址器件。处理器利用PG11/SPI1_SSEL5选择单个SPI EEPROM/闪存器件，提交一个读取命令和连续的地址字节(0x00)，直至检测到有效的8位、16位、24位或32位可寻址器件，然后开始将数据输入处理器。SSEL和MISO引脚需要上拉电阻。默认情况下，将值0x85写入SPI_BAUD寄存器。• SPI1从机从外部主机引导(BMODE = 0x3)：这种模式下，SPI1配置为从机模式工作，从SPI主机代理接收. LDR文件的字节。当引导ROM繁忙时，为推迟主机传输，Blackn处理器置位GPIO引脚，称为“主机等待”(HWAIT)，指示主机不要发送其他字节，直到该引脚解除置位为止。主机向处理器传输每个数据单元之前，必须查询PG4上的HWAIT信号。SPI1_SS输入需要上拉电阻。串行时钟上使用一个下拉电阻可以改善信号质量和引导的鲁棒性。• SPI0主机从闪存引导(BMODE = 0x4)：这种模式下，SPI0配置为主机工作模式，连接到8、16、24或32位可寻址器件。处理器利用PF8/SPI0_SSEL2选择单个SPI EEPROM/闪存器件，提交一个读取命令和连续的地址字节(0x00)，直至检测到有效的8位、16位、24位或32位可寻址器件，然后开始将数据输入处理器。SSEL和MISO引脚需要上拉电阻。默认情况下，将值0x85写入SPI_BAUD寄存器。• 从PPI主机器件引导(BMODE = 0x5)：处理器以PPI从机模式工作，配置为接收来自PPI主机代理的LDR文件字节。• 从UART主机引导(BMODE = 0x6)：这种模式下，UART0用作引导源。利用自动波特率握手序列从主机下载一个经引导流格式化的程序。主机在UART时钟能力范围内选择一个比特率。执行自动波特率检测时，UART需要借助RXD引脚信号的“@”(0x40)字符(8位数据，1个起始位，一个结束位，无奇偶校验位)来确定比特率。然后，UART通过一个由4字节(0xBF—UART_ DLL的值和0x00—UART_DLH的值)组成的应答消息进行应答。随后主机就能下载引导流。为了推迟主机动作，处理器向主机发送一个引导主机等待(HWAIT)信号。因此，在传输每个字节之前，主机必须监控PG4上的HWAIT信号。• 从内部L1 ROM执行(BMODE = 0x7)：这种模式下，处理器从片内kB L1指令ROM开始执行，起始地址为0xFFA1 0000。无论何种引导模式(除从内部L1 ROM执行以外)，首先都会从一个外部器件读取16字节的表头。该表头指定要传输的字节数和存储器目标地址。可以通过任何引导序列加载多个存储器模块。一旦所有模块加载完毕，程序便从L1指令SRAM的起始地址开始执行。引导内核能够区分常规硬件复位与从休眠状态唤醒事件，从而加快后一情况下的引导。软件复位时，可以利用系统复位配置(SYSCR)寄存器的位7-4来旁路引导内核，或模拟从休眠引导唤醒。引导过程还可以通过“初始化代码”进一步定制。初始化代码是在常规应用引导之前加载和执行的一段代码，它通常用于通过管理PLL、时钟频率或串行比特率来加快引导。引导ROM还提供了C可调用函数，用户应用程序可以在运行时调用它，由此可以轻松实现二级引导或引导管理方案。Rev. B|Page 11 of 44|July 2013ADSP-BF592指令集描述Blackn处理器系列的汇编语言指令集使用代数语法，易于编码和阅读。指令经过专门调整，构成灵活、密集编码的指令集，汇编后的最终存储大小非常小。该指令集还提供功能完整的多功能指令，允许编程人员在一个指令中使用许多处理器内核资源。该指令集拥有许多常见于微控制器的特性，编译C和C++源代码时效率极高。此外，该架构支持用户(算法/应用程序代码)和管理员(O/S内核、器件驱动、调试器、ISR)工作模式，支持对内核处理器资源进行多级访问。汇编语言利用了处理器的独特架构，具有如下优势：• 无缝集成的DSP/MCU特性针对8位和16位操作进行了优化。• 改进的并行加载/存储Harvard架构，每个周期支持两个16位MAC或四个8位ALU加上两个加载/存储和两个指针更新。• 所有寄存器、I/O和存储器都映射到一个统一的4GB存储器空间，提供简化的编程模型。• 微控制器特性，如仲裁位和位-域操纵、插入、提取等；8位、16位和32位数据类型的整数运算；的用户和管理员堆栈指针。• 代码密度提高，16位和32位指令并存(无模式切换、无代码分离)。常用指令采用16位编码。ADI公司的另一种IDE是VisualDSP++，支持CrossCore Embedded Studio发布之前所推出的处理器系列。此IDE包括ADI公司VDK实时操作系统和开源TCP/IP堆栈。欲了解更多信息，请访问http://www.analog.com/visualdsp。注意，VisualDSP++不支持ADI公司未来的处理器。EZ-KIT Lite评估板为了便于评估处理器，ADI公司提供多种EZ-KIT Lite®评估板。评估板包括处理器和主要外设，支持片内仿真功能和其它评估与开发特性。此外还提供各种EZ-Extenders®，这些是提供其它特殊功能，包括音频和视频处理的子卡。欲了解更多信息，请访问www.analog.com并搜索“ezkit”或“ezextender”。EZ-KIT Lite评估套件为了以低成本高效了解有关ADI处理器开发的更多信息，ADI公司提供多种EZKIT Lite评估套件。各评估套件均包括一片EZ-KIT Lite评估板、关于下载可用IDE评估版的说明、一条USB线缆和一条电源线。EZ-KIT Lite评估板上的USB控制器连接到用户PC的USB端口，使得所选IDE评估套件能够在线仿真板上处理器。用户可以下载、执行、调试EZ-KIT Lite系统的程序。它还支持对板上闪存进行在线编程以存储用户专用的引导代码，并支持操作。如果安装完整版本的CrossCore Embedded Studio或VisualDSP++(另售)，工程师就可以开发软件以用于支持的EZ-KIT或任何采用支持的ADI处理器的定制系统。开发工具ADI公司有一整套软件和硬件开发工具支持其处理器，包括集成开发环境(CrossCore® Embedded Studio和/或VisualDSP++®等)、评估产品、仿真器以及各种软件插件。 CrossCore Embedded Studio的软件插件ADI公司提供能与CrossCore Embedded Studio无缝集成的软件插件，用以扩展其功能并减少开发时间。插件包括评估硬件的板支持包、各种中间件包和算法模块。插件安装完成后，这些插件中存在的文档、帮助、配置对话框和代码示例可通过CrossCore Embedded Studio IDE查看。集成开发环境(IDE)针对C/C++软件写入和编辑、代码生成、调试支持，ADI公司提供两种IDE。 最新IDE是CrossCore Embedded Studio，基于EclipseTM框架。它是包括多核器件在内的未来处理器的首选IDE，支持ADI公司的大部分处理器系列。CrossCore Embedded Studio无缝集成现有软件插件以支持实时操作系统、文件系统、TCP/ IP堆栈、USB堆栈、算法软件模块和评估硬件板支持包。欲了解更多信息，请访问www.analog.com/cces。评估硬件的板支持包EZ-KIT Lite评估板和EZExtender子板的软件支持由被称为“板支持包”(BSP)的软件插件提供。BSP包含指定评估硬件所需的驱动、相关的发布说明和精选的代码示例。特定BSP的下载链接位于相关EZ-KIT或EZExtender产品的网页上。该链接位于产品网页的产品下载区域。Rev. B|Page 12 of 44|July 2013ADSP-BF592中间件包ADI公司还提供中间件插件，如实时操作系统、文件系统、USB堆栈和TCP/IP堆栈等。欲了解更多信息，请访问以下网页：• www.analog.com/ucos3• www.analog.com/ucfs• www.analog.com/ucusbd• www.analog.com/lwipADI公司提供能够完美配合工作的信号处理器件来简化信号处理系统的开发。ADI公司网站www.analog.com提供了一款工具，用于显示特定应用与相关器件之间的关系。参考电路Circuits from the LabTM网站(www.analog.com\\circuits)提供如下内容：• 各种电路类型和应用的信号链电路图• 各信号链中的器件均有选型指南和应用信息链接• 采用最佳设计技术的参考设计算法模块为了加快开发工作，ADI公司提供用于执行常用音频和视频处理算法的插件。这些插件可与CrossCore Embedded Studio和VisualDSP++一起使用。欲了解更多信息，请访问www.analog.com并搜索“Blackn软件模块”或“SHARC软件模块”。设计一个兼容仿真器的DSP板(目标)针对嵌入式系统测试和调试，ADI公司提供一系列仿真器。ADI公司在每个JTAG DSP上都提供了一个IEEE 1149.1 JTAG测试访问端口(TAP)。使用此JTAG接口有助于在线仿真。仿真器通过处理器的TAP访问处理器的内部功能，允许开发人员加载代码、设置断点、观察变量、观察存储器、检查寄存器。发送数据和命令时，处理器必须暂停，但当仿真器完成操作时，DSP系统便能以全速运行，对系统时序无影响。仿真器要求目标板包括一个接头，用以将DSP的JTAG端口连接到仿真器。有关目标板设计问题的详细信息，包括机械布局、单处理器连接、信号缓冲、信号端接和仿真器Pod逻辑等，请参阅工程师笔记EE-68：“ADI公司JTAG仿真技术参考”(请在ADI公司网站www.analog.com上搜索“EE-68”)。该文件定期更新，以便与仿真器支持的最新改进保持同步。其它信息下列描述ADSP-BF592处理器(及其相关处理器)的文件可以通过ADI公司办事处订购，或者查看ADI公司网站上的电子版本：• • • • Blackfin处理器入门指南ADSP-BF59x Blackfin处理器硬件参考Blackfin处理器编程参考ADSP-BF592 Blackfin处理器异常表相关信号链“信号链”指一系列信号调理电子器件，它们相继接收输入(通过采样实时现象获得的数据或存储的数据)，信号链一部分的输出作为下一部分的输入。信号处理应用常常使用信号链来采集和处理数据，或者根据对实时现象的分析应用系统控制。有关这个术语和相关话题的更多信息，请参阅ADI公司网站上术语表的“信号链”词条。Rev. B|Page 13 of 44|July 2013ADSP-BF592信号描述ADSP-BF592处理器的信号定义如表7所示。为了保持最多的功能、缩小封装尺寸以及减少引脚数量，某些引脚具有双功能或多个复用功能。如果引脚功能是可重新配置的，则其默认状态用正体字显示，其它功能用斜体字显示。复位期间及之后，除以下信号外，其余信号均处于三态：EXT_WAKE变为高电平，XTAL与CLKIN一起驱动以构成一个晶振电路。休眠期间，除以下信号外，其余信号均处于三态：EXT_WAKE变为低电平，XTAL变为固定逻辑电平。复位期间及之后，除了需要上拉或下拉电阻的引脚之外，所有其它I/O引脚的输入缓冲器都禁用，如表7所示。为EXTCLK增加一个并联端接电阻可能有助于进一步增强信号完整性。务必在实际的硬件上验证过冲/欠冲和信号完整性要求是否得到满足。表7. 信号描述信号名称端口F：GPIO和复用外设PF0–GPIO/DR1SEC/PPI_D8/WAKEN1PF1–GPIO/DR1PRI/PPI_D9PF2–GPIO/RSCLK1/PPI_D10 PF3–GPIO/RFS1/PPI_D11PF4–GPIO/DT1SEC/PPI_D12PF5–GPIO/DT1PRI/PPI_D13PF6–GPIO/TSCLK1/PPI_D14PF7–GPIO/TFS1/PPI_D15PF8–GPIO/TMR2/SPI0_SSEL2/WAKEN0PF9–GPIO/TMR0/PPI_FS1/SPI0_SSEL3PF10–GPIO/TMR1/PPI_FS2 PF11–GPIO/UA_TX/SPI0_SSEL4PF12–GPIO/UA_RX/SPI0_SSEL7/TACI2–0 PF13–GPIO/SPI0_MOSI/SPI1_SSEL3 PF14–GPIO/SPI0_MISO/SPI1_SSEL4PF15–GPIO/SPI0_SCK/SPI1_SSEL5 端口G：GPIO和复用外设PG0–GPIO/DR0SEC/SPI0_SSEL1/SPI0_SS PG1–GPIO/DR0PRI/SPI1_SSEL1/WAKEN3PG2–GPIO/RSCLK0/SPI0_SSEL5PG3–GPIO/RFS0/PPI_FS3PG4–GPIO(HWAIT)/DT0SEC/SPI0_SSEL6 PG5–GPIO/DT0PRI/SPI1_SSEL6PG6–GPIO/TSCLK0PG7–GPIO/TFS0/SPI1_SSEL7PG8–GPIO/SPI1_SCK/PPI_D0 PG9–GPIO/SPI1_MOSI/PPI_D1类型功能I/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OGPIO/SPORT1接收数据辅助/PPI数据8/唤醒使能1GPIO/SPORT1接收数据主/PPI数据9 GPIO/SPORT1接收串行时钟/PPI数据10 GPIO/SPORT1接收帧同步/PPI数据11 GPIO/SPORT1发送数据辅助/PPI数据12GPIO/SPORT1发送数据主/PPI数据13GPIO/SPORT1发送串行时钟/PPI数据14GPIO/SPORT1发送帧同步/PPI数据15 GPIO/定时器2/SPI0从机选择使能2/唤醒使能0GPIO/定时器0/PPI帧同步1/SPI0从机选择使能3GPIO/定时器1/PPI帧同步2 GPIO/UART发送/SPI0从机选择使能4GPIO/UART接收/SPI0从机选择使能7/定时器2–0交替输入捕捉GPIO/SPI0主机输出从机输入/SPI1从机选择使能3GPIO/SPI0主机输入从机输出/SPI1从机选择使能4(如果从SPI端口引导，此引脚应始终通过4.7 kΩ电阻拉高)I/OGPIO/SPI0时钟/SPI1从机选择使能5GPIO/SPORT0接收数据辅助/SPI0从机选择使能1/SPI0从机选择输入GPIO/SPORT0接收数据主/SPI1从机选择使能1/唤醒使能3GPIO/SPORT0接收串行时钟/SPI0从机选择使能5GPIO/SPORT0接收帧同步/PPI帧同步3 GPIO(从机引导模式的HWAIT输出)/SPORT0发送数据辅助/SPI0从机选择使能6GPIO/SPORT0发送数据主/SPI1从机选择使能6GPIO/SPORT0发送串行时钟 GPIO/SPORT0发送帧同步/SPI1从机选择使能7GPIO/SPI1时钟/PPI数据0GPIO/SPI1主机输出从机输入/PPI数据1驱动器类型AAAAAAAAAAAAAAAAAAAAAAAAAI/OI/OI/OI/OI/OI/OI/OI/OI/OI/O Rev. B|Page 14 of 44|July 2013ADSP-BF592表7. 信号描述(续)信号名称PG10–GPIO/SPI1_MISO/PPI_D2 PG11–GPIO/SPI1_SSEL5/PPI_D3 PG12–GPIO/SPI1_SSEL2/PPI_D4/WAKEN2PG13–GPIO/SPI1_SSEL1/SPI1_SS/PPI_D5PG14–GPIO/SPI1_SSEL4/PPI_D6/TACLK1 PG15–GPIO/SPI1_SSEL6/PPI_D7/TACLK2TWISCLSDAJTAG端口TCKTDOTDITMSTRSTEMU时钟 CLKINXTALEXTCLK模式控制RESETNMIBMODE2–0PPI_CLK外部稳压器控制PGEXT_WAKE电源VDDEXTVDDINTGND类型功能I/OGPIO/SPI1主机输入从机输出/PPI数据2(如果从SPI端口引导，此引脚应始终通过4.7 kΩ电阻拉高)I/OGPIO/SPI1从机选择使能5/PPI数据3I/OGPIO/SPI1从机选择使能2输出/PPI数据4/唤醒使能2I/OGPIO/SPI1从机选择使能1输出/PPI数据5/SPI1从机选择输入I/OGPIO/SPI1从机选择使能4/PPI数据6/定时器1辅助时钟输入I/OGPIO/SPI1从机选择使能6/PPI数据7/定时器2辅助时钟输入I/OTWI串行时钟(此信号为开漏输出，需要上拉电阻。关于正确的电阻值，请参阅I2C规范2.1版。)I/OTWI串行数据(此信号为开漏输出，需要上拉电阻。关于正确的电阻值，请参阅I2C规范2.1版。)IOIIIOIOOIIIIIOJTAGCLKJTAG串行数据输出 JTAG串行数据输入 JTAG模式选择 JTAG复位(如果不使用JTAG端口，应将此引脚拉低)仿真输出CLK/晶振输入晶振输出外部时钟输出引脚/系统时钟输出复位无法屏蔽的中断(不使用时，应将此引脚拉高。) 引导模式绑定2–0PPI时钟输入驱动器类型AAAAAAB B A A C A电源良好指示唤醒指示所有电源都必须通电参见第16页的工作条件。 I/O电源内部电源所有电源的地(LFCSP封装背面)PPG Rev. B|Page 15 of 44|July 2013ADSP-BF592技术规格规格如有变更恕不另行通知。工作条件参数VDDINTVDDEXTVIHVIHCLKINVIHVIHVIHCLKINVIHTWIVILVILVILVILTWITJTJTJ内部电源电压内部电源电压 外部电源电压 外部电源电压高电平输入电压1, 2高电平输入电压1, 2高电平输入电压1, 2高电平输入电压1, 2高电平输入电压1, 2高电平输入电压3低电平输入电压1, 2低电平输入电压1, 2低电平输入电压1, 2低电平输入电压3结温结温结温条件非汽车应用型号汽车应用型号非汽车应用型号 汽车应用型号 VDDEXT = 1.9 VVDDEXT = 1.9 VVDDEXT = 2.75 V VDDEXT = 3.6 V VDDEXT = 3.6 VVDDEXT = 1.90 V/2.75 V/3.6 VVDDEXT = 1.7 V VDDEXT = 2.25 V VDDEXT = 3.0 V VDDEXT = 最小值引脚LFCSP@TAMBIENT = 0°C至+ 70°C引脚LFCSP@TAMBIENT = –40°C至+ 85°C引脚LFCSP@TAMBIENT = –40°C至+105°C最小值1.11.331.72.71.11.21.72.02.20.7 × VDDEXT标称值最大值1.471.473.63.6单位V V V V V V V V V V V V V V°C°C°C1.8/2.5/3.30–40–403.60.60.70.80.3 × VDDEXT80+95+1151 ADSP-BF592处理器的双向引脚(PF15–0、PG15–0)和输入引脚(TCK、TDI、TMS、TRST、CLKIN、RESET、NMI、BMODE2–0)为3.3 V兼容(始终支持最高3.6 V的VIH)。顺从电压(输出VOH)受VDDEXT电源电压的。2 参数值适用于SDA和SCL以外的所有输入和双向引脚。3 参数适用于SDA和SCL。Rev. B|Page 16 of 44|July 2013ADSP-BF592ADSP-BF592时钟相关工作条件表8说明ADSP-BF592处理器的内核时钟时序要求。选择MSEL、SSEL和CSEL比值时应格外小心，以便保证不超过最大内核时钟和系统时钟(见表10)。表9给出了锁相环的工作条件。表8. 内核时钟(CCLK)要求参数fCCLK内核时钟频率(所有型号)内核时钟频率(工业/商用型号)内核时钟频率(工业/商用型号)最小VDDINT1.33 V1.16 V1.10 V标称VDDINT1.400 V1.225 V1.150 V最大CCLK频率4003002501单位MHzMHzMHz1 参见第44页订购指南。表9. 锁相环工作条件参数fVCO电压控制振荡器(VCO)频率(非汽车应用型号)电压控制振荡器(VCO)频率(汽车应用型号)最小值7284最大值指令速率1指令速率1单位MHzMHz1 参见第44页订购指南。表10. 最大SCLK条件参数1fSCLK1VDDEXT 1.8 V/2.5 V/3.3 V标称值CLKOUT/SCLK频率(VDDINT ≥ 1.16 V)CLKOUT/SCLK频率(VDDINT < 1.16 V)10080单位MHzMHz fSCLK必须小于或等于fCCLK。Rev. B|Page 17 of 44|July 2013ADSP-BF592电气特性参数VOHVOHVOHVOLVOLTWIIIHIILIIHPIOZHIOZHTWIIOZLCINIDDDEEPSLEEP7IDDSLEEPIDD-IDLEIDD-TYPIDD-TYPIDD-TYPIDDHIBERNATE7高电平输出电压 高电平输出电压 高电平输出电压 低电平输出电压低电平输出电压高电平输入电流1低电平输入电流1高电平输入电流JTAG2三态漏电流3三态漏电流4三态漏电流3输入电容5深度休眠模式下的VDDINT电流休眠模式下的VDDINT电流空闲时的VDDINT电流VDDINT电流 VDDINT电流 VDDINT测试条件VDDEXT= 1.7 V, IOH = –0.5 mAVDDEXT= 2.25 V, IOH = –0.5 mAVDDEXT= 3.0 V, IOH = –0.5 mAVDDEXT= 1.7 V/2.25 V/3.0 V, IOL = 2.0 mAVDDEXT= 1.7 V/2.25 V/3.0 V, IOL=2.0mAVDDEXT=3.6 V, VIN = 3.6 VVDDEXT=3.6 V, VIN = 0 VVDDEXT = 3.6 V, VIN = 3.6 VVDDEXT= 3.6 V, VIN = 3.6 VVDDEXT =3.0 V, VIN = 3.6 VVDDEXT= 3.6 V, VIN = 0 VfIN = 1 MHz, TAMBIENT = 25°C, VIN = 2.5VVDDINT = 1.2 V, fCCLK = 0 MHz, fSCLK=0MHz, TJ = 25°C, ASF=0.00VDDINT = 1.2 V, fSCLK = 25 MHz, TJ = 25°CVDDINT = 1.2 V, fCCLK = 50 MHz, TJ = 25°C, ASF = 0.35VDDINT = 1.3 V, fCCLK = 200 MHz, TJ = 25°C, ASF = 1.00VDDINT = 1.3 V, fCCLK = 300 MHz, TJ = 25°C, ASF = 1.00VDDINT = 1.4 V, fCCLK = 400 MHz, TJ = 25°C, ASF = 1.00VDDEXT=3.3V, TJ=25°C, CLKIN = 0 MHz，稳压器关闭(VDDINT = 0 V)fCCLK = 0 MHz, fSCLK = 0 MHzfCCLK > 0 MHz, fSCLK ≥ 0 MHz最小值1.352.02.4典型值最大值0.40.410105010101086单位VVVVVVµAµAµAµAµAµApFmAmAmAmAmAmA1040.8406691电流 休眠状态电流IDDDEEPSLEEP7IDDINT812深度休眠模式下的VDDINT电流VDDINT电流表12表12 + (表 13 × ASF) mAmA 适用于输入引脚。 适用于JTAG输入引脚(TCK、TDI、TMS、TRST)。3 适用于三态引脚。4 适用于双向引脚SCL和SDA。5 适用于所有信号引脚。6 保证符合要求，但未经过测试。7 关于休眠、深度休眠和休眠工作模式的定义，参见《ADSP-BF59x Blackn处理器硬件参考手册》(ADSP-BF59x Blackn Processor Hardware Reference Manual)。8 涉及的IDDINT电源矢量参见表11。Rev. B|Page 18 of 44|July 2013ADSP-BF592总功耗总功耗包括两个分量：1. 静态功耗，包括漏电流2. 动态功耗，由晶体管开关特性引起许多工作条件也可能影响功耗，包括温度、电压、工作频率和处理器活动等。第18页的电气特性列出了内部电路(VDDINT)的功耗。IDDDEEPSLEEP表示与电压(VDDINT)和温度相关的静态功耗(参见表12)，IDDINT表示所列测试条件下的总功耗，包括与电压(VDDINT)和频率相关的动态功耗(表13)。动态分量包括两部分。第一部分是由内核时钟(CCLK)域的晶体管开关引起的，该部分与一个“活动比例因子”(ASF)相关，它代表处理器内核和L1存储器上运行的应用程序代码(表11)。ASF与CCLK频率和VDDINT相关数据(表13)共同来计算这一部分功耗。第二部分是由系统时钟(SCLK)域的晶体管开关引起的，IDDINT规格方程式中已包括该部分。表11. 活动比例因子(ASF)1IDDINT电源矢量IDD-PEAKIDD-HIGHIDD-TYPIDD-APPIDD-NOPIDD-IDLE1活动比例因子(ASF)1.291.261.000.830.660.33 参见“ASDP-BF534/BF536/BF537 Blackn处理器功耗估算”(Estimating Power for ASDP-BF534/BF536/BF537 Blackn Processors)(EE-297)。电源矢量信息也适用于ADSP-BF592处理器。表12. 静态电流—IDD-DEEPSLEEP (mA)TJ (°C)12055708510011511.15 V0.851.572.574.046.529.6714.181.20 V0.981.82.884.457.1210.5115.291.25 V1.132.013.24.867.7311.3716.45电压(VDDINT)11.30 V1.35 V1.291.462.162.513.53.845.35.818.369.0912.2413.2117.7119.051.40 V1.622.744.226.319.8614.2620.451.45 V1.853.0.636.8710.6715.3721.961.50 V2.073.365.057.4511.16.5523.56 有效温度和电压范围取决于型号。参见第16页的工作条件。表13. CCLK域的动态电流(mA，ASF = 1.0)1fCCLK(MHz)2400350300250200100121.15 VN/AN/AN/A46.1037.8621.451.20 VN/AN/A57.5248.4339.8022.561.25 VN/AN/A60.3850.71.7623.78电压(VDDINT)21.30 V1.35 VN/A85.3172.0875.4163.2266.1453.1955.6843.7945.8124.9825.971.40 V88.9678.7069.0258.1747.8526.1.45 V92.8182.0771.9360.6949.9727.921.50 V96.6385.4675.0563.2352.0929.98 这些值不是作为的最大值规格加以保证，必须与依据第18页的电气特性所示方程式计算的静态电流结合考虑。 有效频率和电压范围取决于型号。参见第16页的工作条件和第17页的表8。Rev. B|Page 19 of 44|July 2013ADSP-BF592绝对最大额定值超出表14所列值可能会导致器件永久性损坏。这只是额定最值，不表示在这些条件下或者在任何其它超出本技术规范操作章节中所示规格的条件下，器件能够正常工作。长期在绝对最大额定值条件下工作会影响器件的可靠性。表14. 绝对最大额定值参数 内部电源电压(VDDINT) 外部(I/O)电源电压(VDDEXT) 输入电压1, 2输出电压摆幅 每组引脚的IOH/IOL电流 每个引脚的IOH/IOL电流 存储温度范围 偏置时的结温 (非汽车应用型号) 偏置时的结温 (汽车应用型号) 12表16. 总电流引脚组——VDDEXT组组1234567101112组中的引脚PF0, PF1, PF2, PF3PF4, PF5, PF6, PF7PF8, PF9, PF10, PF11PF12, PF13, PF14, PF15PG3, PG2, PG1, PG0PG7, PG6, PG5, PG4PG11, PG10, PG9, PG8PG15, PG14, PG13, PG12TDI, TDO, EMU, TCK, TRST, TMSBMODE2, BMODE1, BMODE0EXT_WAKE, PG, RESET, NMI, PPI_CLK, EXTCLKSDA, SCL, CLKIN, XTAL额定值–0.3 V至+1.50 V –0.3 V至+3.8 V–0.5 V至+3.6 V –0.5 V至VDDEXT +0.5 V 55 mA(最大值) 25 mA(最大值) –65°C至+150°C +110°C +115°C ESD灵敏度ESD(静电放电)敏感器件。带电器件和电路板可能会在没有察觉的情况下放电。尽管本产品具有专利或专有保护电路，但在遇到高能量ESD时，器件可能会损坏。因此，应当采取适当的ESD 防范措施，以避免器件性能下降或功能丧失。 适用于100%瞬变占空比。其它占空比参见表15。 仅当VDDEXT在规格范围内时适用。当VDDEXT超出规格要求时，该范围为VDDEXT ± 0.2 V。表15. 输入瞬变电压的最大占空比1VIN最小值(V)2–0.5–0.7–0.8–0.9–1.012 VIN最大值(V)2+3.8+4.0+4.1+4.2+4.3最大占空比3100%40%25%15%10% 适用于CLKIN、XTAL、EXT_WAKE以外的所有信号引脚。 不能将个别值合并来分析单一过冲或欠冲情况。最差情况下的测量值必须落在规定的某个电压范围内，过冲或欠冲(超过100%的情况)的总持续时间必须短于或等于相应的占空比。3 占空比指信号超过100%情况下的值的时间百分比，等同于单一过冲或欠冲情况的实测持续时间占事件周期的百分比。表14规定了每组引脚和每个引脚的最大总源电流/吸电流(IOH/IOL)。如果超过此值，器件可能会永久性损坏。为了帮助理解此规格，举例如下：如果表16中第1组的引脚PF0和PF1各自流出或流入10 mA，则这些引脚的总电流为20 mA。因此，该组中其余引脚最多总共可以流出或流入35 mA电流而不会损坏器件。还应注意，每个引脚的最大源电流或吸电流不能超过25 mA。所有组别及其引脚的列表参见表16。注意，VOH和VOL规格具有单独的每引脚最大电流要求，如电气特性表所示。Rev. B|Page 20 of 44|July 2013ADSP-BF592封装信息图6和表17所示的信息提供了ADSP-BF592处理器封装标识的详情。产品供货的完整列表请参阅第44页的订购指南。图6. 产品封装信息表17. 封装标识信息标识码ADSP-BF592t pp Z cccvvvvvv.x n.n#yyww字段说明产品型号温度范围封装类型符合RoHS标准参见订购指南组装批次代码芯片版本符合RoHS标准 日期代码Rev. B|Page 21 of 44|July 2013ADSP-BF592时序规格规格如有变更恕不另行通知。时钟和复位时序表18和图7描述时钟和复位操作。根据表8至表10中的CCLK和SCLK时序规格，CLKIN与时钟乘法器的组合不得选择超过处理器指令速率的内核/外设时钟。表18. 时钟和复位时序参数时序要求fCKINCLKIN周期1, 2, 3, 4 tCKINLCLKIN低电平脉冲1 tCKINHCLKIN高电平脉冲1tWRSTRESET 置位低电平脉冲宽度5开关特性tBUFDLAYCLKIN至CLKBUF6延迟12VDDEXT 1.8 V标称值最小值最大值12101011 × tCKIN50VDDEXT 2.5 V/3.3 V标称值最小值最大值12101011 × tCKIN50单位MHznsnsnsns1110 适用于PLL旁路模式和PLL非旁路模式。 CLKIN频率与PLL时钟乘法器的组合不得超过第17页的表8至表10所示fVCO、fCCLK和fSCLK的容许设置。3 tCKIN周期(见图7)等于1/fCKIN。4 如果PLL_CTL寄存器的DF位设为1，则fCKIN最小值规定为24 MHz。5 上电序列完成之后应用。上电复位时序参见表19和图8。6 ADSP-BF592处理器没有专用CLKBUF引脚。EXTCLK引脚可设置为CLKBUF或CLKOUT。当EXTCLK设置为输出CLKBUF时，此参数适用。tCKINCLKINtCKINLCLKBUFtCKINHtBUFDLAYtBUFDLAYtWRSTRESET图7. 时钟和复位时序Rev. B|Page 22 of 44|July 2013ADSP-BF592表19. 上电复位时序参数时序要求tRST_IN_PWRRESET 在VDDINT、VDDEXT和CLKIN引脚稳定于规格范围内之后解除置位最小值3500 × tCKIN最大值单位tRST_IN_PWRRESETVCLKINDD_SUPPLIES图8. 上电复位时序Rev. B|Page 23 of 44|July 2013ADSP-BF592并行外设接口时序表20和图9至图13描述并行外设接口操作。表20. 并行外设接口时序参数时序要求tPCLKWPPI_CLK宽度1tPCLKPPI_CLK周期1时序要求 – 通用输入和帧捕捉模式外部帧同步启动延迟时间2tPSUDtSFSPEPPI_CLK之前外部帧同步建立时间 (接收为非采样沿，发送为采样沿)tHFSPEPPI_CLK之后外部帧同步保持时间tSDRPEPPI_CLK之前接收数据建立时间tHDRPEPPI_CLK之后接收数据保持时间开关特性 – 通用输出和帧捕捉模式tDFSPEPPI_CLK之后内部帧同步延迟时间 tHOFSPEPPI_CLK之后内部帧同步保持时间PPI_CLK之后发送数据延迟时间tDDTPEtHDTPEPPI_CLK之后发送数据保持时间12VDDEXT = 1.8 V最大值最小值tSCLK–1.52 × tSCLK–1. × tPCLK6.71.84.129.01.78.72.3VDDEXT = 2.5V/3.3 V最大值最小值tSCLK–1.52 × tSCLK–1. × tPCLK6.71.63.51.68.01.78.01.9单位nsnsnsnsnsnsnsnsnsnsns PPI_CLK频率不能超过fSCLK/2。 PAB写入PPI端口使能位4个PPI时钟周期后，PPI端口完全使能。只有PPI端口完全使能后，才能保证PPI外设正确接收外部帧同步信号和数据字。PPI_CLKtPSUDPPI_FS1/2图9. 采用外部帧同步的PPI时序DATA SAMPLED /FRAME SYNC SAMPLEDPPI_CLKDATA SAMPLED /FRAME SYNC SAMPLEDtSFSPEPPI_FS1/2tHFSPEtPCLKWtPCLKtSDRPEPPI_DATAtHDRPE图10. 采用外部帧同步的PPI通用接收模式时序Rev. B|Page 24 of 44|July 2013ADSP-BF592DATA DRIVEN /FRAME SYNC SAMPLEDPPI_CLKtSFSPEtHFSPEtPCLKWtPCLKPPI_FS1/2tDDTPEtHDTPEPPI_DATA图11. 采用外部帧同步的PPI通用发送模式时序FRAME SYNCDRIVENSAMPLEDDATAPPI_CLKtDFSPEtPCLKWtHOFSPEtPCLKPPI_FS1/2tSDRPEtHDRPEPPI_DATA图12. 采用内部帧同步的PPI通用接收模式时序FRAME SYNCDRIVENDRIVENDATAtDRIVENDATAPCLKPPI_CLKtDFSPEtPCLKWtHOFSPEPPI_FS1/2tDDTPEtHDTPEPPI_DATA图13. 采用内部帧同步的PPI通用发送模式时序Rev. B|Page 25 of 44|July 2013ADSP-BF592串行端口表21至表25和图14至图18描述串行端口操作。表21. 串行端口—外部时钟VDDEXT1.8 V标称值最小值最大值TSCLKx/RSCLKx之前TFSx/RFSx建立时间1 TSCLKx/RSCLKx之后TFSx/RFSx保持时间1RSCLKx之前接收数据建立时间1RSCLKx之后接收数据保持时间1TSCLKx/RSCLKx宽度 TSCLKx/RSCLKx周期从SPORT使能到第一个外部TFSx的启动延迟时间2从SPORT使能到第一个外部RFSx的启动延迟时间2TSCLKx/RSCLKx之后TFSx/RFSx延迟时间(内部产生的TFSx/RFSx)3TSCLKx/RSCLKx之后TFSx/RFSx保持时间(内部产生的TFSx/RFSx)1TSCLKx之后发送数据延迟时间1TSCLKx之后发送数据保持时间13333..52 × tSCLK4 × tTSCLKE4 × tRSCLKE1001100010VDDEXT2.5 V/3.3 V标称值最小值最大值33334.52 × tSCLK4 × tTSCLKE4 × tRSCLKE10参数时序要求tSFSEtHFSEtSDREtHDREtSCLKEWtSCLKEtSUDTEtSUDRE开关特性tDFSEtHOFSEtDDTEtHDTE12单位nsnsnsnsnsnsnsnsnsnsnsns 适以采样沿为基准。 设计中验证，但未经测试。3 以驱动沿为基准。表22. 串行端口—内部时钟VDDEXT1.8 V标称值参数时序要求tSFSItHFSItSDRItHDRI开关特性tSCLKIWtDFSItHOFSItDDTItHDTI12VDDEXT2.5 V/3.3 V标称值最小值9.6–1.511.3–1.58最大值单位nsnsnsnsnsnsns3–1.5nsns最小值TSCLKx/RSCLKx之前TFSx/RFSx建立时间1 TSCLKx/RSCLKx之后TFSx/RFSx保持时间1 RSCLKx之前接收数据建立时间1RSCLKx之后接收数据保持时间1TSCLKx/RSCLKx宽度TSCLKx/RSCLKx之后TFSx/RFSx延迟时间(内部产生的TFSx/RFSx)2TSCLKx/RSCLKx之后TFSx/RFSx保持时间(内部产生的TFSx/RFSx)1TSCLKx之后发送数据延迟时间1TSCLKx之后发送数据保持时间111.5–1.511.5–1.57最大值4–24–1.8–23 以采样沿为基准。 以驱动沿为基准。Rev. B|Page 26 of 44|July 2013ADSP-BF592DATARECEIVE—INTERNALCLOCKDRIVE EDGESAMPLE EDGEDATARECEIVE—EXTERNALCLOCKDRIVE EDGESAMPLE EDGEtSCLKIWRSCLKxRSCLKxtSCLKEWtSCLKEtHOFSIRFSx(OUTPUT)tDFSItHOFSERFSx(OUTPUT)tDFSEtSFSIRFSx(INPUT)tHFSIRFSx(INPUT)tSFSEtHFSEtSDRIDRxtHDRIDRxtSDREtHDREDATATRANSMIT—INTERNALCLOCKDRIVE EDGESAMPLE EDGEDATATRANSMIT—EXTERNALCLOCKDRIVE EDGESAMPLE EDGEtSCLKIWTSCLKxTSCLKxtSCLKEWtSCLKEtHOFSITFSx(OUTPUT)tDFSItHOFSETFSx(OUTPUT)tDFSEtSFSITFSx(INPUT)tHFSITFSx(INPUT)tSFSEtHFSEtHDTIDTxtDDTIDTxtHDTEtDDTE图14. 串行端口TSCLKx(INPUT)tSUDTETFSx(INPUT)RSCLKx(INPUT)tSUDRERFSx(INPUT)FIRST TSCLKx/RSCLKx EDGE AFTER SPORT ENABLED图15. 采用外部时钟和帧同步的串行端口启动Rev. B|Page 27 of 44|July 2013ADSP-BF592表23. 串行端口—使能和三态VDDEXT1.8 V标称值最大值最小值自外部TSCLKx起的数据使能延迟时间1 自外部TSCLKx起的数据禁用延迟时间1 自内部TSCLKx起的数据使能延迟时间1 自内部TSCLKx起的数据禁用延迟时间10tSCLK + 1–2tSCLK + 1–2tSCLK + 1VDDEXT2.5 V/3.3 V标称值最大值最小值0tSCLK + 1参数开关特性tDTENEtDDTTEtDTENItDDTTI单位nsnsnsns1 以驱动沿为基准。DRIVE EDGEDRIVE EDGETSCLKxtDTENE/ItDDTTE/IDTx图16. 串行端口—使能和三态Rev. B|Page 28 of 44|July 2013ADSP-BF592表24. 串行端口—外部晚帧同步VDDEXT1.8 V标称值参数开关特性VDDEXT2.5 V/3.3 V标称值最小值最大值100单位nsns最小值多通道模式下自晚外部TFSx或外部RFSx起的数据延迟时间(MFD = 0)1, 2多通道模式下自外部RFSx起的数据使能时间(MFD = 0)1, 2最大值12tDDTLFSEtDTENLFSE120 多通道模式下，TFSx使能和TFSx有效在tDTENLFSE和tDDTLFSE之后。 如果外部RFSx/TFSx建立到RSCLKx/TSCLKx > tSCLKE/2，则使用tDDTTE/I和tDTENE/I，否则使用tDDTLFSE和tDTENLFSE。EXTERNAL RFSx IN MULTI-CHANNEL MODESAMPLEDRIVEEDGEEDGERSCLKxDRIVEEDGERFSxtDDTLFSEtDTENLFSEDTxLATE EXTERNAL TFSxDRIVEEDGETSCLKx1ST BITSAMPLEEDGEDRIVEEDGETFSxtDDTLFSEDTx1ST BIT图17. 串行端口—外部晚帧同步Rev. B|Page 29 of 44|July 2013ADSP-BF592表25. 串行端口—选通时钟模式VDDEXT1.8 V标称值参数时序要求tSDRItHDRI开关特性tDDTItHDTItDFTSCLKCNVtDCNVLTSCLK最小值TSCLKx之前接收数据建立时间 TSCLKx之后接收数据保持时间TSCLKx之后发送数据延迟时间TSCLKx之后发送数据保持时间TFSx/TMR1低电平之后第一TSCLKx边沿延迟时间最后TSCLKx边沿之后的TFSx/TMR1高电平延迟时间GATED CLOCK MODE DATA RECEIVETSCLKx(OUT)VDDEXT2.5 V/3.3 V标称值最小值8.70最大值单位nsns3–1.80.5 × tTSCLK – 3tTSCLK – 3nsnsnsns最大值11.303–1.80.5 × tTSCLK – 3tTSCLK – 3tSDRIDRxDELAY TIME DATA TRANSMITTFS/TMR(OUT)tHDRItDFTSCLKCNVTSCLKx(OUT)tDCNVLTSCLKtDFTSCLKCNVTSCLKx(OUT)tDCNVLTSCLKtDDTItHDTIDTx图18. 串行端口选通时钟模式Rev. B|Page 30 of 44|July 2013ADSP-BF592串行外设接口(SPI)端口—主机时序表26和图19描述SPI端口主机操作。表26. 串行外设接口(SPI)端口—主机时序VDDEXT1.8 V标称值参数时序要求tSSPIDM tHSPIDM开关特性tSDSCIMtSPICHMtSPICLMtSPICLKtHDSMtSPITDMtDDSPIDMtHDSPIDM数据输入有效到SCK边沿(数据输入建立)SCK采样沿到数据输入无效 SPI_SELx 低电平到第一个SCK边沿 串行时钟高电平周期串行时钟低电平周期串行时钟周期最后一个SCK边沿到SPI_SELx高电平 顺序传输延迟时间SCK边沿到数据输出有效(数据输出延迟)SCK边沿到数据输出无效(数据输出保持)SPIxSELy(OUTPUT)VDDEXT2.5 V/3.3 V标称值最小值9.6–1.52 × tSCLK – 1.52 × tSCLK – 1.52 × tSCLK – 1. × tSCLK – 1.52 × tSCLK – 1.52 × tSCLK – 1.5最大值单位nsnsnsnsnsnsnsnsnsns最小值11.6–1.52 × tSCLK – 1.52 × tSCLK – 1.52 × tSCLK – 1. × tSCLK – 1.52 × tSCLK – 22 × tSCLK – 1.50–1最大值60–16tSDSCIMSPIxSCK(OUTPUT)tSPICLMtSPICHMtSPICLKtHDSMtSPITDMtHDSPIDMSPIxMOSI(OUTPUT)CPHA = 1SPIxMISO(INPUT)tDDSPIDMtSSPIDMtHSPIDMtHDSPIDMSPIxMOSI(OUTPUT)CPHA = 0SPIxMISO(INPUT)tDDSPIDMtSSPIDMtHSPIDM图19. 串行外设接口(SPI)端口—主机时序Rev. B|Page 31 of 44|July 2013ADSP-BF592串行外设接口(SPI)端口—从机时序表27和图20描述SPI端口从机操作。表27. 串行外设接口(SPI)端口—从机时序VDDEXT1.8 V标称值参数时序要求tSPICHStSPICLStSPICLKtHDStSPITDStSDSCItSSPID tHSPID开关特性tDSOEtDSDHItDDSPIDtHDSPID串行时钟高电平周期 串行时钟低电平周期串行时钟周期最后一个SCK边沿到SPI_SS未置位顺序传输延迟时间SPI_SS 置位到第一个SCK边沿数据输入有效到SCK边沿(数据输入建立)SCK采样沿到数据输入无效SPI_SS 置位至数据输出有效SPI_SS 解除置位到数据高阻态SCK边沿到数据输出有效(数据输出延迟) SCK边沿到数据输出无效(数据输出保持)最小值2 × tSCLK – 1.52 × tSCLK – 1. × tSCLK 2 × tSCLK – 1.52 × tSCLK – 1.52 × tSCLK – 1.51.62000121110最大值VDDEXT2.5 V/3.3 V标称值最小值2 × tSCLK – 1.52 × tSCLK – 1. × tSCLK 2 × tSCLK – 1.52 × tSCLK – 1.52 × tSCLK – 1.51.61.600010.3910最大值单位nsnsnsnsnsnsnsnsnsnsnsnsSPIxSS(INPUT)tSDSCISPIxSCK(INPUT)tSPICLStSPICHStSPICLKtHDStSPITDStDSOESPIxMISO(OUTPUT)CPHA = 1SPIxMOSI(INPUT)tDDSPIDtHDSPIDtDDSPIDtDSDHItSSPIDtHSPIDtDSOESPIxMISO(OUTPUT)CPHA = 0SPIxMOSI(INPUT)tHDSPIDtDDSPIDtDSDHItHSPIDtSSPID图20. 串行外设接口(SPI)端口—从机时序Rev. B|Page 32 of 44|July 2013ADSP-BF592通用异步接收器-发送器(UART)端口—接收和发送时序UART端口接收和发送操作参见《ADSP-BF59x硬件参考手册》(ADSP-BF59x Hardware Reference Manual)。通用端口时序表28和图21描述通用端口操作。表28. 通用端口时序参数时序要求tWFI开关特性tGPODVDDEXT1.8 V/2.5 V/3.3 V标称值最小值最大值通用端口引脚输入脉冲宽度自CLKOUT低电平起的通用端口引脚输出延迟时间tSCLK + 1011单位nsCLKOUTtGPODGPIO OUTPUTtWFIGPIO INPUT图21. 通用端口时序Rev. B|Page 33 of 44|July 2013ADSP-BF592定时器周期时序表29和图22描述定时器超时操作。输入信号在“宽度捕捉模式”和“外部时钟模式”下是异步的，并具有(fSCLK/2) MHz的绝对最大输入频率。表29. 定时器周期时序VDDEXT1.8 V标称值参数时序要求tWLtWHtTIStTIH开关特性tHTOtTOD12VDDEXT2.5 V/3.3 V标称值最小值1 × tSCLK1 × tSCLK8–2最大值单位nsnsnsns(232 – 1) × tSCLK6nsns最小值定时器脉冲宽度输入低电平(用SCLK周期衡量)1定时器脉冲宽度输入高电平(用SCLK周期衡量)1CLKOUT低电平之前定时器输入建立时间2CLKOUT低电平之后定时器输入保持时间2定时器脉冲宽度输出(用SCLK周期衡量)CLKOUT高电平之后定时器输出更新延迟时间1 × tSCLK1 × tSCLK10–21 × tSCLK – 2最大值(232 – 1) × tSCLK6tSCLK – 1.5 最小脉冲宽度适用于宽度捕捉和外部时钟模式下的TMRx信号，此外也适用于PWM输出模式下的PG0或PPI_CLK信号。 有效建立和保持时间或有效脉冲宽度就足够了，不需要重新同步可编程标志输入。CLKOUTtTODTMRx OUTPUTtTISTMRx INPUTtTIHtHTOtWH,tWL图22. 定时器周期时序定时器时钟时序表30和图23描述定时器时钟时序。表30. 定时器时钟时序参数开关特性tTODPVDDEXT = 1.8 V最大值最小值PPI_CLK高电平之后定时器输出更新延迟时间12.VDDEXT = 2.5V/3.3 V最小值最大值12.单位nsPPI_CLKtTODPTMRx OUTPUT图23. 定时器时钟时序Rev. B|Page 34 of 44|July 2013ADSP-BF592JTAG测试和仿真端口时序表31和图24描述JTAG端口操作。表31. JTAG端口时序VDDEXT1.8 V标称值最小值最大值TCK周期TCK高电平之前TDI、TMS建立时间 TCK高电平之后TDI、TMS保持时间TCK高电平之前系统输入建立时间1TCK高电平之后系统输入保持时间1TRST 脉冲宽度2(用TCK周期衡量)自TCK低电平起的TDO延迟时间TCK低电平之后系统输出延迟时间3204441013VDDEXT2.5 V/3.3 V标称值最小值最大值204451013参数时序要求tTCKtSTAPtHTAPtSSYStHSYStTRSTW开关特性tDTDOtDSYS12单位nsnsnsnsnsTCKnsns 系统输入 = SCL、SDA、PF15–0、PG15–0、PH2–0、TCK、NMI、BMODE3–0、PG。 50 MHz最大值。3 系统输出 = CLKOUT、SCL、SDA、PF15–0、PG15–0、PH2–0、TDO、EMU、EXT_WAKE。tTCKTCKtSTAPTMSTDItHTAPtDTDOTDOtSSYSSYSTEMINPUTStHSYStDSYSSYSTEMOUTPUTS图24. JTAG端口时序Rev. B|Page 35 of 44|July 2013ADSP-BF592输出驱动电流图25至图33显示ADSP-BF592处理器的输出驱动器的典型电流-电压特性。这些曲线代表输出驱动器的电流驱动能力。有关驱动器类型与特定引脚的对应关系，参见第14页的表7。1201008060SOURCE CURRENT (mA)40200–20–40–60–80–10000.51.01.52.02.53.03.51201008060SOURCE CURRENT (mA)40200–20–40–60–80–100–120–20–40–60–8000.51.01.52.02.53.03.5SOURCE VOLTAGE (V)VOLVOLVDDEXT = 3.6V @ – 40°CVDDEXT = 3.3V @ 25°CVDDEXT = 3.0V @ 105°CVOLSOURCE CURRENT (mA)403020100–10–20–30–4000.51.0SOURCE VOLTAGE (V)1.5VOHVDDEXT = 1.9V @ – 40°CVDDEXT = 1.8V @ 25°CVDDEXT = 1.7V @ 105°CVDDEXT = 3.0V @ – 40°CVDDEXT = 3.3V @ 25°CVDDEXT = 3.6V @ 105°CVOLVOH图27. A类驱动器电流(1.8V VDDEXT)SOURCE VOLTAGE (V)图25. A类驱动器电流(3.3V VDDEXT)806040200VDDEXT = 2.75V @ – 40°CVDDEXT = 2.5V @ 25°CVDDEXT = 2.25V @ 105°CSOURCE CURRENT (mA)VOH图28. B类驱动器电流(3.3V VDDEXT)8000.51.01.52.02.56040200–20–40–60–80VDDEXT = 2.75V @ – 40°CVDDEXT = 2.5V @ 25°CVDDEXT = 2.25V @ 105°CSOURCE VOLTAGE (V)SOURCE CURRENT (mA)图26. A类驱动器电流(2.5V VDDEXT)VOL00.51.01.52.02.5SOURCE VOLTAGE (V)图29. B类驱动器电流(2.5V VDDEXT)Rev. B|Page 36 of 44|July 2013ADSP-BF592504030SOURCE CURRENT (mA)20100–10–20–30–40–50–6000.51.0SOURCE VOLTAGE (V)1.500.51.0SOURCE VOLTAGE (V)1.5VOL60VDDEXT = 1.9V @ – 40°CVDDEXT = 1.8V @ 25°CVDDEXT = 1.7V @ 105°CSOURCE CURRENT (mA)4020VDDEXT = 1.9V @ – 40°CVDDEXT = 1.8V @ 25°CVDDEXT = 1.7V @ 105°CVOH0–20VOL–40图30. B类驱动器电流(1.8V VDDEXT)图33. C类驱动器电流(1.8V VDDEXT)测试条件15012090SOURCE CURRENT (mA)60300– 30– 60– 90– 120– 15000.51.01.52.02.53.03.5VOLVOHVDDEXT = 3.6V @ – 40°CVDDEXT = 3.3V @ 25°CVDDEXT = 3.0V @ 105°C本数据手册中出现的所有时序参数都是在本部分所述条件下测量得到的。图34显示了交流测量(输出使能/禁用除外)的测量点。对于VDDEXT(标称值)= 1.8 V/2.5 V/3.3 V，测量点VMEAS为VDDEXT/2。INPUTOROUTPUTVMEASVMEAS图34. 交流测量(输出使能/禁用除外)的基准电压SOURCE VOLTAGE (V)输出使能时间测量当输出引脚从高阻态跃迁到开始驱动的点时，即认为输出信号已使能。输出使能时间tENA指的是从参考信号达到高电平或低电平的点到输出开始驱动的点的时间间隔，如图35右侧所示。图31. C类驱动器电流(3.3V VDDEXT)1007550SOURCE CURRENT (mA)250– 25– 50– 75– 10000.51.01.52.02.5SOURCE VOLTAGE (V)VDDEXT = 2.75V @ – 40°CVDDEXT = 2.5V @ 25°CVDDEXT = 2.25V @ 105°CVOHREFERENCESIGNALVOLtDIS_MEASUREDtDISVOH(MEASURED)VOL(MEASURED)tENA_MEASUREDtENAVOH(MEASURED)VTRIP(HIGH)VTRIP(LOW)VOL(MEASURED)VOH(MEASURED)VOL(MEASURED)+VV图32. C类驱动器电流(2.5V VDDEXT)tDECAYtTRIPOUTPUTSTOPSDRIVINGOUTPUTSTARTSDRIVINGHIGHIMPEDANCESTATE图35. 输出使能/禁用Rev. B|Page 37 of 44|July 2013ADSP-BF592时间tENA_MEASURED指的是从参考信号切换时到输出电压达到VTRIP(高)或VTRIP(低)时的时间间隔，如下所示。• VDDEXT(标称值)= 1.8 V，VTRIP(高)为1.05 V，VTRIP(低)为0.75 V。• VDDEXT(标称值)= 2.5 V，VTRIP(高)为1.5 V，VTRIP(低)为1.0 V。• VDDEXT(标称值)= 3.3 V，VTRIP(高)为1.9 V，VTRIP(低)为1.4 V。容性负载输出延迟和保持时间基于所有引脚平均6 pF的标准容性负载(参见图36)。VLOAD等于(VDDEXT)/2。TESTER PIN ELECTRONICSVLOAD50T170504pF2pF4000.5pF45DUTOUTPUT时间tTRIP指的是从输出开始驱动时到输出电压达到VTRIP(高)或VTRIP(低)跳变电压时的时间间隔。时间tENA的计算公式如下：tENA=tENA_MEASURED–tTRIPZO = 50(impedance)TD = 4.04 1.18 ns如有多个引脚使能，则测量值对应于第一个开始驱动的引脚。NOTES:THE WORST CASE TRANSMISSION LINE DELAY IS SHOWN AND CAN BE USEDFOR THE OUTPUT TIMING ANALYSIS TO REFELECT THE TRANSMISSION LINEEFFECT AND MUST BE CONSIDERED. THE TRANSMISSION LINE (TD) IS FOR LOAD ONLY AND DOES NOT AFFECT THE DATA SHEET TIMING SPECIFICATIONS.ANALOG DEVICES RECOMMENDS USING THE IBIS MODEL TIMING FOR A GIVEN SYSTEM REQUIREMENT. IF NECESSARY, A SYSTEM MAY INCORPORATE EXTERNAL DRIVERS TO COMPENSATE FOR ANY TIMING DIFFERENCES. 输出禁用时间测量当输出引脚停止驱动、进入高阻态并开始从输出高电压或低电压衰减时，即认为输出信号已禁用。输出禁用时间tDIS指的是tDIS_MEASURED与tDECAY之差，如图35左侧所示。tDIS=tDIS_MEASURED–tDECAY图36. 交流测量的等效器件负载(包括所有配件)总线电压衰减ΔV的时间取决于容性负载CL和负载电流IL。此衰减时间可以通过下式近似计算：图37至图42显示输出上升时间随电容而变化的情况。给定的延迟和保持时间规格应根据从这些图得出的系数减少。在所示范围以外，这些图中的曲线可能不是线性的。20时间tDECAY利用测试负载CL和IL计算，当VDDEXT(标称值)= 2.5 V/ 3.3 V时，ΔV为0.25 V；当VDDEXT(标称值)= 1.8V时，ΔV为0.15 V。RISE AND FALL TIME (ns)1816141210820050100tFALL时间tDIS_MEASURED指的是从参考信号切换时到输出电压从实测输出高电压或低电压衰减ΔV时的时间间隔。tRISE系统保持时间计算示例为了计算特定系统的数据输出保持时间，首先应利用上面给出的公式计算tDECAY。选择ΔV等于处理器的输出电压与要求保持时间的器件输入阈值之差。CL为总线总电容(每条数据线)，IL为总泄漏或三态电流(每条数据线)。保持时间为tDECAY加上第21页的时序规格所规定的各种输出禁用时间。tFALL = 1.8V @ 25°CtRISE = 1.8V @ 25°C150200250LOAD CAPACITANCE (pF)图37. A类驱动器典型上升和下降时间(10%–90%)与负载电容的关系(1.8V VDDEXT)Rev. B|Page 38 of 44|July 2013ADSP-BF592181614RISE AND FALL TIME (ns)1210820tFALL = 2.5V @ 25°CtRISE = 2.5V @ 25°C050100150200250tRISERISE AND FALL TIME (ns)tFALL98763210tFALL = 2.5V @ 25°CtRISE = 2.5V @ 25°C050100150200250tRISEtFALLLOAD CAPACITANCE (pF)LOAD CAPACITANCE (pF)图38. A类驱动器典型上升和下降时间(10%–90%)与负载电容的关系(2.5V VDDEXT)16141210820tFALL = 3.3V @ 25°CtRISE = 3.3V @ 25°C05010015020025000tFALLtRISE76RISE AND FALL TIME (ns)5图41. C类驱动器典型上升和下降时间(10%–90%)与负载电容的关系(2.5V VDDEXT)tFALLRISE AND FALL TIME (ns)tRISE4321tFALL = 3.3V @ 25°CtRISE = 3.3V @ 25°C50100150200250LOAD CAPACITANCE (pF)LOAD CAPACITANCE (pF)图39. A类驱动器典型上升和下降时间(10%–90%)与负载电容的关系(3.3V VDDEXT)12tFALL10RISE AND FALL TIME (ns)8tRISE6图42. C类驱动器典型上升和下降时间(10%–90%)与负载电容的关系(3.3V VDDEXT)42tFALL = 1.8V @ 25°CtRISE = 1.8V @ 25°C0501001502002500LOAD CAPACITANCE (pF)图40. C类驱动器典型上升和下降时间(10%–90%)与负载电容的关系(1.8V VDDEXT)Rev. B|Page 39 of 44|July 2013ADSP-BF592环境条件应用印刷电路板上的结温计算公式如下：其中：TJ = 结温(°C)TCASE = 壳温(°C)，由用户在封装的顶部测得。ΨJT = 参见表32PD = 功耗(计算PD的方法参见第19页的总功耗)表32. 热特性参数θJAθJMAθJMAθJBθJCΨJTΨJTΨJT条件0线性m/s气流1线性m/s气流2线性m/s气流典型值23.520.920.211.29.50.210.360.43单位°C/W°C/W°C/W°C/W°C/W°C/W°C/W°C/W0线性m/s气流1线性m/s气流2线性m/s气流θJA值供封装比较和印刷电路板设计考虑时使用。θJA可用于计算TJ的一阶近似值，计算公式如下：其中：TA = 环境温度(°C)θJC值是在需要外部散热器时，供封装比较和印刷电路板设计考虑时使用。θJB值供封装比较和印刷电路板设计考虑时使用。在表32中，气流测量符合JEDEC标准JESD51-2和JESD51-6，结至板测量符合JESD51-8标准。结至壳测量符合MIL-STD- 883标准(方法1012.1)。所有测量均使用2S2P JEDEC测试板。Rev. B|Page 40 of 44|July 2013ADSP-BF592引脚LFCSP封装引脚分配表33按照信号名称顺序列出LFCSP封装引脚。表34按照引脚编号顺序列出LFCSP封装引脚。表33. 引脚LFCSP封装引脚分配(按信号名称顺序)信号BMODE0BMODE1BMODE2EXTCLK/SCLKCLKINEMUEXT_WAKEGNDNMIPF0PF1PF2PF3PF4PF5PF6引脚编号29282757611951306312456信号PF7PF8PF9PF10PF11PF12PF13PF14PF15PGPG0PG1PG2PG3PG4PG5引脚编号7101112131516171852313233343637信号PG6PG7PG8PG9PG10PG11PG12PG13PG14PG15PPI_CLKRESETSCLSDATCKTDI引脚编号383942434447484950565360592422信号TDOTMSTRSTVDDEXTVDDEXTVDDEXTVDDEXTVDDEXTVDDEXTVDDINTVDDINTVDDINTVDDINTVDDINTVDDINTXTALGND*引脚65为处理器的GND电源(参见图43和图44，6.2 mm × 6.2 mm)；此焊盘必须连接到GND。引脚编号2321203142536582041556265表34. 引脚LFCSP封装引脚分配(按引脚编号顺序)引脚编号123456710111213141516信号PF2PF3VDDEXTPF4PF5PF6PF7VDDINTVDDINTPF8PF9PF10PF11VDDEXTPF12PF13引脚编号17181920212223242526272829303132信号PF14PF15EMUTRSTTMSTDITDOTCKVDDEXTVDDINTBMODE2BMODE1BMODE0GNDPG0PG1引脚编号3334353637383940414243444748信号PG2PG3VDDEXTPG4PG5PG6PG7VDDINTVDDINTPG8PG9PG10PG11VDDEXTPG12PG13引脚编号495051525355565758596061626365信号PG14PG15EXT_WAKEPGRESETNMIVDDINTPPI_CLKEXTCLK/SCLKVDDEXTSDASCLCLKINXTALPF0PF1GND** 引脚65为处理器的GND电源(参见图43和图44，6.2 mm x 6.2 mm)；此焊盘必须连接到GND。Rev. B|Page 41 of 44|July 2013ADSP-BF592图43为LFCSP引脚配置的俯视图。 图44为LFCSP引脚配置的仰视图。PIN PIN 1PIN 49PIN 48PIN 1 INDICATORADSP-BF592-LEAD LFCSPTOP VIEWPIN 16PIN 33PIN 17PIN 32图43. 引脚 LFCSP引脚配置(俯视图)PIN 49PIN PIN 48PIN 1ADSP-BF592-LEADGND PAD(PIN 65)PIN 1 INDICATORBOTTOM VIEWLFCSPPIN 33PIN 16PIN 32PIN 17图44. 引脚 LFCSP引脚配置(仰视图)Rev. B|Page 42 of 44|July 2013ADSP-BF592外形尺寸图45所示尺寸为毫米。9.00BSC SQ0.60 MAX0.60MAX49481PIN 1INDICATORPIN 1INDICATORTOP VIEW8.75BSC SQ0.50BSCEXPOSED PAD(BOTTOM VIEW)6.356.20 SQ6.050.500.400.300.80 MAX0.65 TYP0.05 MAX0.02 NOM0.300.230.180.20 REF 333217161.000.850.8012° MAX7.50REF0.25 MINSEATINGPLANEFOR PROPER CONNECTION OF THE EXPOSED PAD, REFER TO THE LEAD ASSIGNMENT AND SIGNAL DESCRIPTIONS SECTIONS OF THIS DATA SHEET.COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4 图45. 引脚引脚架构芯片级封装[LFCSP_VQ1]超薄体(CP--4)图示尺寸单位：mm1 有关CP--4封装上裸露焊盘的信息，参见第41页表格后的注释。Rev. B|Page 43 of 44|July 2013ADSP-BF592汽车应用产品ADSP-BF592生产工艺受到严格控制，以提供满足汽车应用的质量和可靠性要求。请注意，车用型号的技术规格可能不同于商用型号，设计人员应仔细阅读本数据手册的产品技术规格部分。只有表35所示的汽车应用级产品才能用于汽车应用。欲了解特定产品的订购信息并获得这些型号的汽车可靠性报告，请联系当地ADI客户代表。表35. 车用产品型号ADBF592WYCPZxx121 温度范围–40ºC至+105ºC2指令速率(最大值)400 MHz封装描述引脚 LFCSP封装选项CP--4 Z = 符合RoHS标准的器件。 参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标，请参见第16页的工作条件。订购指南型号 ADSP-BF592KCPZ-2ADSP-BF592KCPZADSP-BF592BCPZ-2ADSP-BF592BCPZ1, 212温度范围 0ºC至+70ºC0ºC至+70ºC–40ºC至+85ºC–40ºC至+85ºC3指令速率(最大值)200 MHz400 MHz200 MHz400 MHz封装描述引脚 LFCSP引脚 LFCSP引脚 LFCSP引脚 LFCSP封装选项CP--4CP--4CP--4CP--4 Z = 符合RoHS标准的器件。 提供广泛的音频算法组合，作为芯片组的一部分并搭配必要的软件出售。欲了解完整列表，请访问我们的网站：www.analog.com /Blackn。3 参考温度为环境温度。环境温度不是一项性能指标。结温(TJ)是唯一的温度指标，请参见第16页的工作条件。©2013 Analog Devices, Inc. All rights reserved. Trademarks andregistered trademarks are the property of their respective owners. D09574sc-0-7/13(B)Rev. B|Page 44 of 44|July 2013
