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西南科技大学 实验报告
课程名称：基于FPGA的现代数字系统设计
实验名称：基于HDL十进制计数、显示系统设计 姓 名： 学 号:
班 级： 通信1301 指导教师： 刘桂华
西南科技大学信息工程学院制
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基于HDL十进制计数、显示系统设计
一、 实验目的
1、 2、 3、 4、
掌握基于语言的 ISE 设计全流程； 熟悉、应用 VerilogHDL描述数字电路；
掌握基于 Verilog的组合和时序逻辑电路的设计方法； 掌握 chipscope 片内逻辑分析仪的使用与调试方法。
二、 实验原理
1、
实验内容：设计具有异步复位、同步使能的十进制计数器，其计数结
果可以通过七段数 码管、发光二极管等进行显示。
2、
模块端口信号说明 ： 输入信号：
Clk_50m ---系统采样时钟
clk -------待计数的时钟
clr ---------异步清零信号，当 clr=0，输出复位为 0，当 clr=1，正常计数
ena---------使能控制信号，当 ena=1，电路正常累加计数，否则电
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路不工作 输出信号：
q[6：0]---------驱动数码管，显示计数值的个位 cout -----------1bit 数据，显示计数值向十位的进位
COM-----------共阳级数码管,公共端（接地，参考开发板原理图
3、
以自顶向下的设计思路进行模块划分：
整个系统主要设计的模块是：十进制计数模块和数码管驱动模块，由于实验板的按 键为实现硬件防抖，则需要将按键输入的时钟 clk，先通过消抖模块消抖后，再输出至后续使用。
1） 十进制计数器模块设计
输入: CLK -------待计数的时钟
CLR ---------异步清零信号，当 CLR =0，输出复位为0，当 CLR =1，正常计数 。
EN---------使能控制信号，当 EN=1，电路正常累加计数，否则电路不工作 输出： SUM[3:0]---------- 计数值的个位。即，在 CLK 上升沿检测到 SUM=9 时，SUM 将被置 0，开始新一轮的计数。
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tc ------------计数值的十位进位，即：只有在时钟 CLK 上升沿检测到 SUM=9 时，TC将被置 1，其余情况下 TC=0;
在设计中可以使用always， if-else-if语句实现，设计中注意不要在两个以上的always 模块中对同一个变量进行赋值，否则会产生多重赋值源（multi-source）的问题。
2） 数码管显示驱动模块（led.v） 输入：input4[3:0] -------待显示的数值 输
出：out7[6:0] ----------驱动数码管的七位数值（注意下表中 out 的对应位）
输入sum 数码 0 1 2 3 4 5 6 7 8 9 A .
输出out A B out[1] 0 0 0 0 0 1 1 0 0 0 0 C out[2] 0 0 1 0 0 0 0 0 0 0 0 D out[3] 0 1 0 0 1 0 0 1 0 0 1 3 2 1 0 out[0] 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 1 0 0 1 0 0 0 0 0 0 . b C d E F 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0 1 0 1 1 0 0 0 0 1 3）消抖模块 （1）按键抖动的产生原因： 通常的按键所用开关为机械弹性开关，当机械触点断开、闭合时，由于机械触点的弹性 作用，一个按键开关在闭合时不会马上稳定地接通，在断开时也不会一下子断开。因而在闭 合及断开的瞬间均伴随有一连串的抖动，为了不产生这种现象而作的措施就是按键消抖。
（2）本次实验提供的消抖模块简介
电平检查模块：检测输入的按键是否被按下或者释放，并分别将H2L_Sig,L2H_Sig拉高， 并随后拉低，给出按键的操作信息。 延时模块：对输入的信号变化时刻进行计时并观察信号的变换情况，对输出端口进行恰 当地赋值 实验资料中将给出消抖模块设计源代码。对模块的具体设计细节不需理解，消抖模 块不要求仿真
三、 实验步骤
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1、 创建工程。
为工程，为工程命名、指定存储路径个文件夹。
2、 计数器及数码管驱动模块设计
创建VHD模块文件，对各个模块进行设计 （1） 计数器模块代码编写 module cnt10(clk,clr,en,sum,tc );
input clk,clr,en;
output reg [3:0] sum;output tc; assign tc=(sum==4'b1111); always @(posedge clk ,negedge clr)
begin
if(~clr) sum<=4'b0000; else if(en)
begin sum=sum+1'b1;
if(sum==4b'1010) sum<=4b'0000; end
else sum<=sum;
end
endmodule
（2） 数码管驱动模块代码编写
module led( input [3:0] input4, output reg [6:0] out7 );
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always @(input4)
begin
case(input4)
4'd0:out7=7'h01; 4'd1:out7=7'h4f; 4'd2:out7=7'h12; 4'd3:out7=7'h06; 4'd4:out7=7'h46; 4'd5:out7=7'h24; 4'd6:out7=7'h20; 4'd7:out7=7'h0f; 4'd8:out7=7'h00; 4'd9:out7=7'h04; default out7=7'h0;
endcase
end
endmodule
（3） cnt10与led模块的组合
module top_2(clk,clr,ena,tc,out7); input clk,clr,ena; output tc; output [6:0] out7; wire [3:0] sum;
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cnt10 cnt(clk,clr,ena,sum,tc); led led1(sum,out7); endmodule （4） 综合仿真
首先对计数器和数码管驱动两个模块进行综合，无误后编写测试激励文件，进行仿真。激励文件及仿真结果如下：
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得到正确的仿真图形后进行这两个模块组合的综合，创建激励文件，
进行仿真。激励文件与仿真结果如下：
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3、 拷贝消抖模块代码：debounce_module.v，delay_module.v，
detect_module.v，组合完成消抖模块。 4、
将消抖模块，十进制计数器(cnt10.v)，数码管驱动模块(led.v)组合为一
个系统。 编写代码如下：
module seg_top(clk_50M,clk,clr,ena,out,cout,com); input clk_50M,clk,clr,ena; output com,cout; output [6:0] out; wire clk_out; assign com=0;
debounce_module u3(clk_50M,clr,clk,clk_out); top_2 top2(clk_out, clr,ena,cout,out); endmodule
然后进行顶层综合。 5、
引脚锁定
根据引脚锁定表，编写约束文件，如下：
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6、 综合报告
阅读综合结果报告，记录其中关于时钟频率、资源消耗等关键数据如下：
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7、 顶层模块完成后，双击 Implement Design，进行布局布线，双击
Generate Programming File 生成下载文件，双击 Configure Target Device，按照提示完成下载。 8、 9、
下载后，改变拨动开关和按键，观察结果。
使用 chipscope 片内逻辑分析仪对设计进行硬件调试，验证设计是否
正确。掌握该调试方 法和调试步骤。 四、 实验结果及分析
1、
对计数器时序图分析：
当clr为低电平时（复位信号采用低电平有效），计数器输出0000， 当clk, en（高电平有效）为高电平时，计数器开始正常计数，时钟信号每来一个上升沿，sum输出端口从0000增加到1001，进位tc变为为1，再来一个上升沿后，tc变为0，sum又从0000开始计时。显然时序图符合预期功能，故功能仿真正确。 2、
对数码管驱动时序图分析：
当输入信号从0000变化到1001时，输出信号对应于数码管真值表中输出的变化。显然功能仿真正确。 3、
对数码管驱动与计数器的组合模块时序图分析：
当输入复位信号en为高电平,clr 为高电平时，每来一个时钟信号，输出out7也变化一次，且变化与数码管驱动真值表中输入从一到十变化
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时的输出变化一致。功能仿真真确。 五、 实验思考题解答(实验指导书要求的思考题)
1、
如何用两个或一个 always 实现十进制计数模块？写出相应代码。 module cnt10(clk,clr,en,sum,tc ); input clk,clr,en;
output reg [3:0] sum;output tc; assign tc=(sum==4'b1111); always @(posedge clk ,negedge clr)
begin
if(~clr) sum<=4'b0000; else if(en)
begin sum=sum+1'b1;
if(sum==4b'1010) sum<=4b'0000; end
else sum<=sum;
end
endmodule
2、
如何用always，或 assign实现数码管的驱动设计？写出相应代码。 module led( input [3:0] input4, output reg [6:0] out7 );
always @(input4)
.
begin
case(input4)
.
4'd0:out7=7'h01; 4'd1:out7=7'h4f; 4'd2:out7=7'h12; 4'd3:out7=7'h06; 4'd4:out7=7'h46; 4'd5:out7=7'h24; 4'd6:out7=7'h20; 4'd7:out7=7'h0f; 4'd8:out7=7'h00; 4'd9:out7=7'h04; default out7=7'h0;
endcase
end
endmodule 3、
比较实验一与实验二的实验过程，说明原理图输入法与 HDL输入法
的不同的应用环境。
实验一中应用的是原理图完成十进制计数器的数显，工作量相对较大，需要绘制8张原理图，其中还不包扩消抖模块。所以原理图设计适合相对简单的 电路，门电路较少的电路。而实验二应用HDL语言描述要完成的功能，对于较复杂的电路设计起来相对简单，所以HDL语言设计比较复杂的电路。门电路很多的电路。
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4、 CHIPSCOPE 调试和仿真有何区别？
modelsim是写好代码后，对设计的功能进行全面的仿真，检查设计中的问题，不涉及FPGA硬件
chipscope是个调试阶段的调试工具，只能检查局部，部分\"出问题“的地方的检验，必须涉及FPGA硬件
六、 体会
1、
实验过程中对verrilog语言有了进一步的熟悉，对ISE设计流程有了
更深入的理解与认识。 2、
Verilog 硬件描述语言和c语言或其他编程语言有着一些相似的地方，
但是也存在很大差异。在实验过程中，由于把其他编程语言的语句或习惯也写进了设计中，导致多次出错。所以还需要多做练习来很好地区分和熟 悉verilog 语言。 3、
通过实验，对时序电路的编写设计有了初步认知，对其基本步步骤有
了基本的掌握，同时也感受到了流程级建模和行为级建模的综合使用的灵活性。比如，将进位信号写在always语句之外显得很方便。 4、
对于功能仿真要考虑到仿真的完备性，比如在设计时钟周期与仿真时
间长度时，至少应该让设计进行一个完整的功能周期（考虑到所有情况），这样才能避免没有检查出存在的错误。
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